[发明专利]一种采用应力记忆技术制造半导体器件的方法

说明书

技术领域

本发明是涉及一种半导体制造技术领域，更确切的说，本发明涉及一种采用应力记忆技术制造半导体器件的方法。

背景技术

随着半导体器件工艺的发展以及按比例尺寸缩小，应力工程在半导体工艺和器件性能方面起到越来越大的作用。应力记忆效应是一种半导体制造工艺中引入应力的方法。

在利用应力技术制造PMOS半导体的过程中，可以由e-SiGe和压应力覆盖层来获得较高的压应力。

但是在利用应力技术制造NMOS半导体的过程中，很难通过使用张应力技术来提高电子迁移率从而提高NMOS半导体的电学性能。例如，在传统的利用应力技术制造NMOS半导体的过程中，在形成侧壁和源漏极（S/D）注入的步骤之后，在器件之上覆盖应力记忆层并进行S/D退火工艺使位于其下的多晶硅栅极再结晶。在后续的工艺中，上述的应力记忆层被移除。这样的方法只能提高NMOS器件5-15%的电学性能。但是，当半导体器件尺寸按比例变小时，栅极之间的距离随之变小，从而减少了栅极之间源漏的面积及其非金属化的体积，还影响了应力记忆层的间隙填充效果，所以应力记忆对NMOS半导体作用的效果被减弱。

发明内容

鉴于以上问题，本发明提供一种采用应力记忆技术制造半导体器件的方法，包括以下步骤：提供一衬底；在所述衬底上形成栅极；在所述栅极两侧上形成侧墙；对所述衬底中将形成源漏极的区域进行离子注入；部分去除所述侧墙；形成覆盖所述衬底、所述栅极和所述侧墙的应力记忆层；执行热退火。

进一步，还包括在所述部分去除侧墙的步骤之后执行的离子注入预非晶化的步骤。

进一步，还包括在所述热退火步骤之后形成金属硅化层的步骤。

进一步，还包括在所述热退火步骤之后去除所述应力记忆层的步骤。

进一步，其中所述离子注入预非晶化的步骤是使用所述离子注入步骤使用的图案进行的。

进一步，所述器件为CMOS,其中对于PMOS采用选择性工艺，不执行所述部分去除侧墙的步骤。

在本发明中，由于施加的应力靠近沟道，所以可以得到较好的器件性能；此外，应力记忆层的厚度较现有技术的应力记忆层的厚度厚，所以可以诱发更高的应力并得到更好的间隙填充（gap fill）效果；另外，由于所得到的硅的非晶化量较大，所以可以增强应力记忆效果，获得更好的器件性能。

附图说明

图1A-1E是本发明的采用应力记忆技术制造半导体的结构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出应力记忆技术方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。接下来，将结合附图更加完整地描述本发明。

首先，如图1A所示，提供一衬底101。所述衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）以及绝缘体上锗化硅（SiGeOI）等。在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。所述衬底中可以形成有CMOS器件，CMOS器件例如是晶体管（例如，NMOS和/或PMOS）等。此外，所述衬底的上表面还包含绝缘层（未示出），绝缘层可以包含氧化硅、蓝宝石和/或其它适合的绝缘材料。