[发明专利]非易失性存储装置及编程非易失性存储装置的方法

说明书

技术领域

示例性实施例涉及半导体存储装置，更具体地，涉及非易失性存储装置及编程非易失性存储装置的方法。

背景技术

半导体存储装置是使用诸如硅（Si）、锗（Ge）、砷化镓（GaAs）、磷化铟（InP）等半导体制造的存储装置。半导体存储装置分为易失性存储装置和非易失性存储装置。

在电源关断时易失性存储装置会丢失存储的内容。易失性存储装置包括静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）等。非易失性存储装置即使是在电源关断时也能够保持所存储的内容。非易失性存储装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存装置粗略地分成NOR型和NAND型。

发明内容

本发明概念的示例性实施例旨在提供非易失性存储装置。

在一个实施例中，该非易失性存储装置包括：存储单元阵列；

页缓冲单元，其经由多条位线连接到所述存储单元阵列，并且配置成在校验读取期间存储校验读取结果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果；参考电流产生单元，配置成产生参考电流信号；页缓冲解码单元，配置成基于所述参考电流信号根据从所述页缓冲单元输出的所述多个组中的每一组的失效位的数目顺序地输出电流；模拟位计数单元，配置成基于所述参考电流信号对从所述页缓冲解码单元顺序输出的电流进行计数；数字加法单元，配置成计算所述模拟位计数单元的计数结果的累加和；成功/失败检查单元，配置成根据所述数字加法单元的计算结果输出成功信号或失败信号；以及控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。

根据至少一个示例性实施例，所述页缓冲单元包括与多条页缓冲信号线连接的多个页缓冲器，所述多个页缓冲器形成多个多级结构，所述多个多级结构中每一个多级结构中的页缓冲器共同电连接到所述多条页缓冲信号线中的一条页缓冲信号线。根据至少一个示例性实施例，所述多个多级结构中的至少一级中的页缓冲器在校验读取期间电连接到所述多条页缓冲信号线。根据至少一个示例性实施例，所述多个页缓冲器以所述至少一级为单位顺序地电连接到所述多条页缓冲信号线。

根据至少一个示例性实施例，所述多个页缓冲器中的每一个包括：数据锁存器，其连接到所述多条位线中的一条特定位线；计数锁存器，配置成独立于所述数据锁存器进行操作并且对存储在所述数据锁存器中的数据进行存储；第一晶体管，配置成响应于存储在所述计数锁存器中的数据进行操作并且其第一节点被提供第一地电压；以及第二晶体管，配置成响应于来自所述控制单元的转移信号进行操作并且连接在所述第一晶体管的第二节点和所述多条页缓冲信号线中的一条特定页缓冲信号线之间。根据至少一个示例性实施例，所述页缓冲解码单元配置成顺序地产生所述电流，每一个所述电流的量与所述多个组中每一组中的失效位的数目相对应。根据至少一个示例性实施例，所述页缓冲解码单元配置成作为电流吸收器进行操作。

根据至少一个示例性实施例，所述页缓冲解码单元包括：多个第三晶体管，分别连接到所述多条页缓冲信号线并且配置成响应于预充电信号将所述多条页缓冲信号线预充电到第一电源电压；多个第四晶体管，配置成分别响应于所述多条页缓冲信号线的电压进行操作并且它们的第一节点被提供第二地电压；多个第五晶体管，配置成响应于所述参考电流信号进行操作并且它们的第一节点分别与所述多个第四晶体管的第二节点连接；以及解码器输出信号线，所述多个第五晶体管的第二节点共同连接到该解码器输出信号线。

根据至少一个示例性实施例，所述参考电流产生单元包括：差分放大器，配置成接收参考电压和第一电压并且输出输出电压；反馈可变电阻器，配置成响应于所述输出电压和第二电源电压输出所述第一电压；以及参考电流信号发生器，配置成根据所述输出电压分割第三电源电压以产生所述参考电流信号。

根据至少一个示例性实施例，所述反馈可变电阻器包括：第一反馈晶体管，配置成响应于所述输出电压进行操作并且其第一节点被提供第二电源电压；以及可变电阻器，其连接在所述第一反馈晶体管的第二节点和第一地节点之间。根据至少一个示例性实施例，所述可变电阻器包括并联连接的多个电阻器块，所述多个电阻器块中的每一块包括电阻器和响应于所述控制单元进行操作的选择晶体管。