[发明专利]MOS管及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种MOS管及其形成方法。

背景技术

现有技术的MOS管的形成方法，包括：

请参考图1，提供半导体衬底100，所述半导体衬底100表面覆盖有绝缘薄膜101，所述绝缘薄膜101表面覆盖有多晶硅薄膜103，所述多晶硅薄膜103表面具有光刻胶层105；

请参考图2，以所述光刻胶层105为掩膜刻蚀所述多晶硅薄膜和绝缘薄膜，直至暴露出半导体衬底100，形成多晶硅层103a和绝缘层101a，所述多晶硅层103a位于所述绝缘层101a表面；

请参考图3，待形成绝缘层101a和多晶硅层103a后，以所述光刻胶层105为掩膜向所述半导体衬底100内掺杂离子，形成源/漏区107。

随着半导体工艺技术的不断发展，工艺节点的逐渐减小，栅极特征尺寸（CD）的不断减小，后栅工艺得到了广泛的应用，并且还采用高K栅介质材料取代普通介质作为栅介质层，采用金属材料取代多晶硅作为栅电极层，以提高MOS器件的性能。

然而，现有技术形成的MOS管的阈值电压较高，MOS管的性能仍然有待提高。具体请参考公开号为“US20100084719A1”的美国专利。

发明内容

本发明解决的问题是提供一种性能优越，阈值电压低的MOS管及其形成方法。

为解决上述问题，本发明的实施例提供一种MOS管的形成方法，包括：

提供半导体衬底；

形成覆盖所述半导体衬底的电压控制层和覆盖所述电压控制层的外延本征层，所述外延本征层和电压控制层内掺杂的离子具有浓度梯度，且所述外延本征层的离子浓度小于所述电压控制层的离子浓度；

形成位于所述外延本征层表面的第一栅极结构和位于所述第一栅极结构两侧的伪侧墙；

以所述第一栅极结构和伪侧墙为掩膜，向所述外延本征层内掺杂形成源/漏区；

待形成源/漏区后，形成与所述第一栅极结构和伪侧墙表面齐平的绝缘层；

形成绝缘层后，去除伪侧墙，形成暴露出外延本征层表面的第一开口；

通过所述第一开口向外延本征层内掺杂离子，形成防扩散层；

在所述第一开口内形成侧墙，所述侧墙表面与绝缘层表面齐平。

可选的，所述电压控制层内具有掺杂离子，所述掺杂离子的浓度大于5E17atoms/cm³，小于5E18atoms/cm³。

可选的，当形成NMOS管时，所述电压控制层内的掺杂离子为p型离子，所述电压控制层内还掺杂有碳离子，且掺杂的碳离子占电压控制层的总掺杂离子的体积比小于1%；当形成PMOS管时，所述电压控制层内的掺杂离子为n型离子，所述电压控制层内还掺杂锗离子，且掺杂的锗离子占电压控制层的总掺杂离子的体积比小于3%。

可选的，所述掺杂的碳离子占电压控制层的总掺杂离子的体积比小于0.1%。

可选的，所述半导体衬底内具有掺杂离子，所述半导体衬底表面处掺杂离子的浓度大于1E18atoms/cm³，小于1E19atoms/cm³。

可选的，当形成NMOS管时，所述半导体衬底内的掺杂离子为p型，所述半导体衬底内还掺杂有碳离子，且其掺杂的碳离子占半导体衬底内总掺杂离子的体积比小于1%；当形成PMOS管时，所述半导体衬底内的掺杂离子为n型，所述半导体衬底内还掺杂有锗离子，且其掺杂的锗离子占半导体衬底内总掺杂离子的体积比小于1%。

可选的，所述半导体衬底内掺杂的碳离子占半导体衬底内总掺杂离子的体积比小于0.4%。

可选的，所述外延本征层内不具有掺杂离子；或所述外延本征层内掺杂的离子浓度小于1E16atoms/cm³。

可选的，所述防扩散层的形成工艺为预非晶化掺杂工艺或自适应等离子掺杂工艺。

可选的，当采用自适应等离子掺杂工艺形成防扩散层时，采用AsH₃和B₂H₆为先驱物，采用氦气（He）为载体。

可选的，所述采用自适应等离子掺杂工艺形成防扩散层的工艺参数范围为：反应温度为-100℃~100℃，反应腔室压强为20毫托-100毫托，射频功率100W-300W，射频频率为12-15MHz，反应时间为1-120秒。