[发明专利]处理器、数据处理方法及包含该处理器的存储系统

说明书

技术领域

本发明涉及一种存储系统，更具体地，涉及存储系统中一种能够管理可变存取延迟的处理器、该处理器的一种数据处理方法及一种包含该处理器的存储系统。

背景技术

在包含多个与动态随机存取存储器（DRAM）连接操作的处理器的存储系统中，当所述处理器之一响应存取命令正在存取DRAM时，其他处理器不能存取该DRAM。

在这样的存储系统中，当RAS/CAS延迟设置得很长，即使所述处理器之一的存取延迟是可变的，系统的性能也可能变差。一种分组方法可以用于连接所述多个处理器并避免系统性能的恶化。除了处理器中已有的DRAM控制器之外，这样的分组方法还利用了逻辑。

发明内容

本发明的示范性实施例包括能够管理可变存取延迟的处理器、该处理器的一种数据处理方法及一种包含该处理器的存储系统。

根据本发明的示范性实施例，处理器包含被配置为从第二存储控制器接收存取命令的模拟器，及配置为控制存储器操作的第一存储控制器。模拟器被配置为确定第一存储控制器是否能够相应于存取命令执行操作，并且在确定第一存储控制器不能够相应于存取命令执行操作时向第二存储控制器发送等待信号。

模拟器可以包含可操作地耦接到第二存储控制器并配置为接收存取命令的存储器接口，及配置为通过所述存储接口向第二存储控制器发送等待信号的模拟器控制器。

模拟器可以包含：配置为存储从存储器接收的读数据以及要写到存储器的写数据的高速缓冲存储器；以及配置为控制高速缓冲存储器的操作的高速缓冲控制器。

模拟器可以包含配置为存储从存储器接收的读数据的预取缓冲器，或包括配置为存储要写到存储器的写数据的写缓冲器。存取命令可以包含优先权信息，模拟器可以接收该优先权信息、分析该优先权信息，并根据分析结果控制第一存储控制器相应于存取命令执行操作。优先权信息可以包含芯片选择信号或地址信号。

根据本发明的示范性实施例，存储系统包括存储器和第二处理器，第二处理器包含通过第一处理器存取存储器的第二存储控制器。第一处理器包含配置为从第二存储控制器接收存取命令的模拟器，及配置为控制存储器操作的第一存储控制器。模拟器被配置为确定第一存储控制器是否能够相应于存取命令执行操作，并且在确定第一存储控制器不能够相应于存取命令执行操作时向第二存储控制器发送等待信号。

模拟器可以包含可操作地耦接到第二存储控制器并配置为接收存取命令的存储器接口，及配置为通过所述存储接口向第二存储控制器发送等待信号的模拟器控制器。

模拟器可以控制配置为存储从存储器接收的读数据和要写到存储器的写数据的高速缓冲存储器，及配置为控制该高速缓冲存储器的操作的高速缓冲控制器。

模拟器可以包含配置为存储从存储器接收的读数据的预取缓冲器。模拟器可以包含配置为存储要写到存储器的写数据的写缓冲器。第二处理器可以包含多个知识产权（IP）块和内部连接器，IP块可以通过内部连接器可操作地耦接到第二存储控制器。

根据本发明的示范性实施例，一种数据处理方法包括：从布置在第二处理器中的第二存储控制器接收存取命令，确定第一处理器中的第一存储控制器是否能够相应于该存取命令执行操作，确定第一存储控制器不能够执行操作时产生等待信号，向第二存储控制器发送等待信号，并且在确定第一存储控制器能够执行操作时执行该操作。

附图说明

通过参照附图详细描述示范性实施例，本发明的上述和其他特征将更加明显，其中：

图1是根据本发明的示范性实施例的存储系统的框图；

图2A到2D是根据本发明的示范性实施例的图1所示模拟器的框图；

图3是显示了根据本发明的示范性实施例的、在图1所示的存储系统中读数据的方法的流程图；

图4是显示了根据本发明的示范性实施例、在图1所示的存储系统中写数据的方法的流程图；

图5是根据本发明的示范性实施例、相应于图1所示的存储系统的读操作的时序图；

图6是根据本发明的示范性实施例、相应于图1所示的存储系统的写操作的时序图；

图7是显示了根据本发明的示范性实施例、在图1所示的存储系统中读数据的方法的流程图；以及

图8是显示了根据本发明的示范性实施例、在图1所示的存储系统中写数据的方法的流程图。

具体实施方式

下面将参照附图更全面地描述本发明的示范性实施例。贯穿附图，相似的参考数字可以指代相似的组件。