[发明专利]提高接触刻蚀阻挡层工艺中PMOS性能的方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种提高接触刻蚀阻挡层工艺中PMOS性能的方法、采用了该提高接触刻蚀阻挡层工艺中PMOS性能的方法的接触刻蚀阻挡层工艺方法、以及采用了该接触刻蚀阻挡层工艺方法的半导体制造方法。

背景技术

随着CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)半导体器件工艺的发展以及按比例尺寸缩小，应力工程在半导体工艺和器件性能方面起到越来越大的作用。CMOS器件中引入应力，主要是为了提高器件载流子迁移率，但是不同种类的应力对器件载流子迁移率存在不同影响。

具体地说，，压应力膜(Compressive liner)能够提高PMOS器件的空穴迁移率，也就是说压应力膜能够有效提高PMOS器件的性能，反之，张应力膜(Tensile liner)将会降低PMOS器件的空穴迁移率，也就降低了PMOS器件的性能。而对于NMOS器件来说，张应力膜(Tensile liner)能够提高NMOS器件的电子迁移率，也就是说张应力膜能够有效提高N MOS器件的性能，反之，压应力膜将会降低NMOS器件的电子迁移率，也就降低了NMOS器件的性能。

接触刻蚀阻挡层CESL(Contact etch stop layer)技术是一种常见的CMOS工艺中引入应力的方法。在常规接触刻蚀阻挡层CESL技术针对NMOS覆盖张应力膜，针对PMOS覆盖压应力膜，从而增大电子和空穴的迁移率，改善MOS晶体管的性能。

但是，上述工艺非常复杂，而且在65nm PMOS不需要额外的压应力，只要没有额外的衰减(degradation)就可以了。

然而，在第一代接触刻蚀阻挡层CESL工艺中，通常只有张应力的氮化硅被加以使用，由于NMOS和PMOS需要的应力类型是相反的，所以，该种应力薄膜在改善NMOS器件特性的同时，对PMOS的器件特性会有一定程度的衰减。

因此，希望能够提供一种能够有效地提高接触刻蚀阻挡层工艺中PMOS性能的方法。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效地提高接触刻蚀阻挡层工艺中PMOS性能的方法、采用了该提高接触刻蚀阻挡层工艺中PMOS性能的方法的接触刻蚀阻挡层工艺方法、以及采用了该接触刻蚀阻挡层工艺方法的半导体制造方法。

根据本发明的第一方面，提供了一种提高接触刻蚀阻挡层工艺中PMOS性能的方法，其包括：叠层形成步骤，用于在包含PMOS和NMOS的半导体硅片上依次形成第一二氧化硅层、含氢氮化硅层和第二二氧化硅层；第二二氧化硅层刻蚀步骤，用于对所述第二二氧化硅层进行刻蚀从而去除所述NMOS区域上的第二二氧化硅层，并留下所述PMOS区域上的第二二氧化硅层；辐射步骤，用于利用紫外光对所述第二二氧化硅层刻蚀步骤之后得到的结构进行辐射；以及第二二氧化硅层去除步骤，用于去除所述PMOS区域上的剩余第二二氧化硅层。

优选地，在上述提高接触刻蚀阻挡层工艺中PMOS性能的方法中，半导体硅片的衬底上布置了P型掺杂的阱以及N型掺杂的阱，并且在P型掺杂的阱中形成了NMOS，在N型掺杂的阱中形成了PMOS。

优选地，在上述提高接触刻蚀阻挡层工艺中PMOS性能的方法中，通过化学气相沉积实现所述叠层形成步骤。

优选地，在上述提高接触刻蚀阻挡层工艺中PMOS性能的方法中，所述第一二氧化硅层的厚度为100-300A，并且所述第一二氧化硅层作为刻蚀停止层。

优选地，在上述提高接触刻蚀阻挡层工艺中PMOS性能的方法中，所述含氢氮化硅层的厚度为400-800A。

优选地，在上述提高接触刻蚀阻挡层工艺中PMOS性能的方法中，所述第二二氧化硅层的厚度为7100-300A。

优选地，在上述提高接触刻蚀阻挡层工艺中PMOS性能的方法中，在所述第二二氧化硅层刻蚀步骤中，首先利用光刻胶将PMOS区域挡住，然后利用所述光刻胶去除NMOS区域上的第二二氧化硅层。

优选地，在上述提高接触刻蚀阻挡层工艺中PMOS性能的方法中，利用湿法刻蚀执行所述第二二氧化硅层去除步骤。

根据本发明的第二方面，提供了一种采用了根据本发明的第一方面的提高接触刻蚀阻挡层工艺中PMOS性能的方法的接触刻蚀阻挡层工艺方法。

根据本发明的第三方面，提供了一种采用了根据本发明的第二方面的接触刻蚀阻挡层工艺方法的半导体制造方法。