[发明专利]一种延迟锁相环

说明书

本申请是申请日为2010年01月08日，申请号为201010033860.7，发明名称为″一种延迟锁相环″的分案申请。

技术领域

本发明涉及延迟电路设计领域，特别是涉及一种延迟锁相环。

背景技术

近年来，随着半导体技术、数字信号处理技术及通信技术的飞速发展，芯片的集成密度越来越高、规模越来越大、工作速度也越来越快，这使得作为芯片重要组成部分的片内时钟的质量更为重要。因为无条件稳定的延迟锁相环(delay locked loop-DLL)具有“零延迟”、低噪声，低抖动(iitter)以及易于设计的特点，适合应用于大规模高速芯片的时钟同步。

延迟锁相环(DLL)的核心部件是压控延迟线(VCDL)，它的主要作用是产生多个(如1到i个)与原信号延迟一定时间(如t₁到t_i)的新的输出信号。通常设计各级间延迟时间是相同的，即t_i-t_i-1是一定的。但是从分析和仿真得知，当在输出节点上加上多路选择器(mux)后，由于mux输出对输入的影响，其延迟时间会随节点位置不同而不同。当前后两个选择的信号在同一个mux内时，负载变化的影响可以相互抵消一部分，从而只受到每个mux第一个延迟单元延迟变化的影响。然而，当前后两个选择的信号在两个不同的mux时，负载的变化会产生突变，这个突变在仿真中表现为延迟步长在切换过程中出现的一个明显跳变，此种情形将会限制延迟控制的精度，影响VCDL各级延迟的一致性。

总之，目前需要本领域技术人员迫切解决的一个技术问题就是：如何提高延迟控制的精度，保证VCDL各级延迟的一致性。

发明内容

本发明所要解决的技术问题是提供一种延迟锁相环，用以提高延迟控制的精度，保证VCDL各级延迟的一致性。

为了解决上述技术问题，本发明实施例公开了一种延迟锁相环，包括压控延迟线和多路选择器，其中，所述压控延迟线包括多个级联的延迟单元，所述多路选择器包括多个差分对管，各个差分对管的栅极分别与一延迟单元的输出节点相连，所述差分对管一端通过共享电流源与接地电压(VSS)相连，另一端经负载器件与电源电压(VDD)相连；所述多路选择器还包括：

连接在差分对管与共享电流源之间的第一开关；

连接在差分对管与负载器件之间的第二开关；

所述多路选择器的输出端节点位于所述第二开关和负载器件之间；

当选择某个延迟单元的输出节点i时，与该输出节点i相连的差分对管的第一开关和第二开关导通，其它差分对管的第一开关和第二开关断开，使得当前多路选择器的输出为该输出节点i。

优选的，所述的延迟锁相环，还包括：

第三开关，连接在所述差分对管远离电源电压(VDD)的一端，与一固定电平之间；所述第三开关与第一开关构成互补开关。

优选的，所述差分对管由NMOS管组成，所述负载器件由PMOS管组成。

优选的，所述电源电压(VDD)接入负载器件的源极，所述负载器件的漏极分别与各个差分对管的漏极相连，各个差分对管的源极通过共享电流源与接地电压(VSS)相连。

优选的，所述第一开关连接在所述差分对管的源极与电流源之间；

所述第二开关连接在所述负载器件的漏极与差分对管的漏极之间；

所述多路选择器的输出端节点位于所述第二开关和相应的负载器件之间。

优选的，所述第三开关连接在所述差分对管的源极与一固定电平之间。

优选的，所述差分对管由PMOS管组成，所述负载器件由NMOS管组成。

本发明实施例还公开了一种延迟锁相环，包括压控延迟线和多路选择器，其中，所述压控延迟线包括多个级联的延迟单元，所述多路选择器包括多个输入对管，各个输入对管包括串联的第一输入管和第二输入管，所述第一输入管和第二输入管的栅极相连，并分别与一延迟单元的输出节点相连；所述第一输入管的一端通过共享电流源与电源电压(VDD)相连，所述第二输入管的一端通过共享电流源与接地电压(VSS)相连；所述多路选择器还包括：

连接在所述第一输入管与电源电压(VDD)端的共享电流源之间的开关，以及，连接在所述第二输入管与接地电压(VSS)端的共享电流源之间的开关组成的第一开关组；

连接在所述第一输入管远离电源电压(VDD)的一端的开关，以及，连接在所述第二输入管远离接地电压(VSS)的一端的开关组成的第二开关组；