[发明专利]一种提高静态随机存储器写入冗余度的方法

说明书

技术领域

本发明涉及半导体制备技术领域，尤其涉及一种提高静态随机存储器写入冗余度的方法。

背景技术

静态随机存储器（SRAM）作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。图1所示的是一个90纳米以下的通常的SRAM单元的版图结构，包括有源区、多晶硅栅、和接触孔这三个层次，图中区域1所标示出来的为控制管（Pass Gate），该器件为一NMOS器件，区域2所标示出来的为下拉管（Pull Down MOS），该器件同样为一NMOS器件，区域3所标示出来的为上拉管（Pull Up MOS），该器件为一PMOS器件。

写入冗余度（Write Margin）是衡量SRAM单元写入性能的一个重要参数，图2是一个SRAM器件在写入时的工作示意图，图中4为控制管，5为下拉管，6为上拉管，假设节点7存储数据为低电位（即存储数据为“0”），而相应的，节点8存储数据为高电位（即存储数据为“1”），现在以向节点7写入高电位而节点8写入低电位为例，在写入动作前，位线9会被预充到高电位，位线10会被预充电到低电位，写入动作开始时，字线11打开，由于节点7初始存储的数据为低电位，所以初始状态时，上拉管6打开而下拉管5关闭。由于上拉管6和控制管4都是打开的，所以节点8的电位不再是“1”，而是位于某一中间电位。该中间电位由上拉管6和控制管4的等效电阻所决定。为了完成写入动作，节点8的中间电位必须小于一定数值，即控制管和4和上拉管6的等效电阻的比例必须要小于一定数值，中间电位值越低，SRAM单元的写入冗余度就越大。如果增大上拉管的等效电阻，就可以降低节点8的中间电位，从而增大SRAM单元的写入冗余度。

随着工艺代的进步，特别是在65纳米以下工艺代中，会采用局部应变硅技术制备CMOS器件。局部应变硅技术是指在制备CMOS器件时，对于NMOS器件，其沟道会位于锗硅虚拟衬底上外延生长的硅薄膜之中，由于硅的晶格常数小于锗硅，因此，在锗硅虚拟衬底上外延生长的硅薄膜之中会存在张应力，这个张应力对提高NMOS器件的电子迁移率有益。而对于PMOS器件，由于沟道中的张应力会降低空穴的迁移率，因此PMOS器件的沟道仍然位于普通的体硅之中，而不会采用锗硅虚拟衬底外延硅薄膜的方法。由于只是在NMOS器件的局部区域采用锗硅虚拟衬底上外延硅薄膜的方法，因此被称为局部应变硅技术。特别的，对于SRAM的上拉管，由于其也为一PMOS器件，所以在通常工艺中，如图3所示， 普通PMOS器件6、上拉管6’的沟道是位于普通的体硅0之中。 

发明内容

针对上述存在的问题，本发明的目的是提供一种提高静态随机存储器写入冗余度的方法，使得上拉管沟道中张应力增大，从而降低了上拉管空穴迁移率，增大了上拉管的等效电阻，提高了随机存储器写入冗余度。

本发明的目的是通过下述技术方案实现的：

一种提高静态随机存储器读出冗余度的方法，其中，包括下列步骤：

提供静态随机存储器衬底，所述衬底上包括依次相邻的NMOS区域、第一PMOS区域和第二PMOS区域，所述第一NMOS区域用于制备普通NMOS器件、控制管和下拉管，所述第一PMOS区域用于制备普通PMOS器件，所述第二PMOS区域用于制备上拉管；

在所述NMOS区域、所述第一PMOS区域和所述第二PMOS区域之间形成浅槽隔离区；

同时对所述NMOS区域和所述第二PMOS区域采取局部应变硅技术，使得所述NMOS区域和所述第二PMOS区域均位于锗硅虚拟衬底之上的外延硅薄膜之中。

上述提高静态随机存储器读出冗余度的方法，其中，在完成所述NMOS区域或者所述第一PMOS区域或者所述第二PMOS区域的制作过程中包括在硅薄膜上沉积栅极材料，刻蚀形成栅极并制作侧墙。

上述提高静态随机存储器读出冗余度的方法，其中，所述沉积方法采用化学气相法。

上述提高静态随机存储器读出冗余度的方法，其中，所述刻蚀采用干法刻蚀。

上述提高静态随机存储器读出冗余度的方法，其中，所述硅薄膜为氮化硅或者氧化硅。

上述提高静态随机存储器读出冗余度的方法，其中，所述衬底为硅衬底。

与已有技术相比，本发明的有益效果在于：

1、不增加现有工艺步骤；