[发明专利]存储器的访存控制装置及方法、处理器及北桥芯片

说明书

技术领域

本发明涉及计算机存储器控制领域，特别涉及存储器的访存控制装置及方法、处理器及北桥芯片。

背景技术

存储器是影响计算机系统整体性能的重要因素，其数据传输率的提升对提高处理器性能有着积极作用。处理器的速度大约每18个月增长一倍，而存储器的速度大约每10年才增长一倍，因此，处理器和存储器性能的提高并不同步。随着工艺水平的进步，处理器的速度已经远远超过了存储器的速度，导致出现“存储墙”的瓶颈。

为了缓解“存储墙”带来的技术瓶颈，存储器制造商采用了许多新的存储器体系结构。以动态随机存取存储器(Dynamic Random Access Memory，DRAM)为例，动态随机存取存储器制造商采用了例如多体(Multibanking)结构使得多个访存事务能被并发处理，采用了二行缓冲(Row Buffer)使得连续命中同一行的访存事务能被加速处理。

为了使存储器的体系结构积极发挥作用，控制器的访存性能至关重要。在控制器的设计中，访存请求的仲裁和调度对提高存储器的利用率和存储系统的性能有着至关重要的作用，是控制器设计的重点。出色的控制器能够有效利用上述存储器的体系结构，提高访存带宽，降低访存延迟。现有技术中，虽然采用预取、乱序执行、前瞻、多线程等处理器技术有利于隐藏存储器的访存延迟，但访存延迟占处理器停顿时间的比重仍旧越来越大，并且许多隐藏存储器访问延迟的处理器技术也对访存带宽提出了越来越高的要求。

更多关于计算机存储器控制领域的技术方案可以参考公开号为CN1588552A的中国专利，该专利公开了一种有异步缓存的双倍速动态随机存取存储器控制装置及方法，装置包括仲裁器、控制器接口和控制器。上述装置按照解码流水线架构的要求对客户模块的数据读写请求进行仲裁，控制数据的读写存取操作，较大可能地利用了存储器的数据带宽，但是，系统的访存效率提高有限，仍没有解决上述技术问题。

发明内容

本发明解决的问题是现有技术访存延迟占处理器停顿时间的比重较大，访存带宽较低的问题。

本发明技术方案提供一种访存控制装置，包括：请求解析单元，用于将访存请求解析成操作命令序列，所述操作命令序列包括若干操作命令；仲裁单元，用于按仲裁条件对所述操作命令序列中的操作命令进行仲裁，以将操作命令发送至所述存储器，所述仲裁条件包括：操作命令发送至所述存储器的时间间隔满足第一时序约束、第二时序约束和第三时序约束；所述第一时序约束是指访问同一存储体的操作命令之间的时间间隔要求；所述第二时序约束是指访问同一存储体组中不同存储体的操作命令之间的时间间隔要求；所述第三时序约束是指访问不同存储体组的操作命令之间的时间间隔要求。

可选地，所述请求解析单元包括两个关联于所述存储体组的解析单元，每个解析单元包括若干关联于所述存储体的解析模块。

可选地，所述仲裁单元包括：第一时序约束寄存器，其数量与操作命令的类型的数量c、存储体组的数量n和存储体组中的存储体的数量m关联；第二时序约束寄存器，其数量与操作命令的类型的数量c和存储体组的数量n关联；第三时序约束寄存器，其数量与操作命令的类型的数量c关联；写入单元，用于当发送操作命令后，向对应于已发送的操作命令的类型的第一时序约束寄存器、第二时序约束寄存器和第三时序约束寄存器写入数值，所述写入的数值关联于所述存储器的时钟周期和操作命令之间的时间间隔要求；各时序约束寄存器的数值基于所述存储器的时钟周期从写入的数值自减至0；控制单元，用于当对应于未发送的操作命令的类型及其指定访问的存储体组中的存储体的第一时序约束寄存器的数值、对应于所述未发送的操作命令的类型及其指定访问的存储体组的第二时序约束寄存器的数值以及对应于所述未发送的操作命令的类型的第三时序约束寄存器的数值均为0，发送所述未发送的操作命令至所述存储器。

可选地，所述第一时序约束寄存器的数量为所述第二时序约束寄存器的数量为n×c²；所述第三时序约束寄存器的数量为c²。