[发明专利]半导体器件

说明书

相关申请的交叉引用

本申请要求2011年8月1日提交的韩国专利申请No.10-2011-0076424的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种能够控制阻抗的半导体器件。

背景技术

半导体器件可以包括用以准确地控制基于时钟的系统中的时钟的占空系数(duty cycle)的系统和特征。时钟的占空系数是高脉冲持续时间或低脉冲持续时间对时钟周期之比。近来的存储装置，具体而言，双倍数据率(DDR)同步存储器件，使用时钟来用于例如数据选通。与时钟的上升沿和下降沿同步地连续输入和输出两比特的数据。如果时钟的占空系数没有维持在约50％，则所输入和输出的数据可能失真。因此，准确地控制存储器件中的时钟的占空系数是重要的。

输入于存储器件中的时钟在外部的时钟发生器中产生，且经由传输线路被传送至存储器件。在这种配置中，时钟的占空系数可能失真，因为时钟的高脉冲持续时间和低脉冲持续时间由于时钟发生器的失配、传输期间的外部噪声、以及电信号的振幅在传输线路上的衰减而变得不同。为了控制时钟的占空系数，可以在存储器件中使用用于校正占空系数的占空系数校正器。然而，即使使用占空系数校正器，但归因于片上电源噪声(on-chip power noise)，仍难以将占空系数维持在50％。

发明内容

本发明的示例性实施例涉及一种半导体器件，所述半导体器件可以通过根据占空系数的失真程度改变终端电阻值来减少占空系数的失真。

根据本发明的一个实施例，一种半导体器件包括：阻抗控制信号发生单元，所述阻抗控制信号发生单元被配置成产生用于控制阻抗值的阻抗控制信号；第一处理单元，所述第一处理单元被配置成响应于第一设定值而处理阻抗控制信号且产生第一处理信号；第一时钟终端单元，所述第一时钟终端单元被配置成与第一时钟路径耦接且响应于阻抗控制信号来确定阻抗值；以及第二时钟终端单元，所述第二时钟终端单元被配置成与第二时钟路径耦接且响应于第一处理信号来确定阻抗值。

所述半导体器件还可以包括：第一数据终端单元，所述第一数据终端单元被配置成与第一数据路径耦接且响应于阻抗控制信号来确定阻抗值；以及第二数据终端单元，所述第二数据终端单元被配置成与第二数据路径耦接且响应于第一处理信号来确定阻抗值。

根据本发明的另一个实施例，一种半导体器件包括：阻抗控制信号发生单元，所述阻抗控制信号发生单元被配置成产生用于校正阻抗值的阻抗控制信号；第一处理单元，所述第一处理单元被配置成响应于第一设定值来处理阻抗控制信号且产生第一处理信号；第二处理单元，所述第二处理单元被配置成响应于第二设定值而处理阻抗控制信号且产生第二处理信号；第一终端单元，所述第一终端单元被配置成与基于命令的路径(command-based path)耦接且响应于第一处理信号来确定阻抗值；以及第二终端单元，所述第二终端单元被配置成与基于数据的路径(data-based path)耦接且响应于第二处理信号来确定阻抗值。

附图说明

图1是说明根据本发明的第一实施例的半导体器件的框图。

图2是说明根据本发明的第二实施例的半导体器件的框图。

图3是说明根据本发明的第三实施例的半导体器件的框图。

图4是说明图3所示的第二时钟终端单元370的电路图。

图5是说明根据本发明的第四实施例的半导体器件的框图。

图6是说明根据本发明的第五实施例的半导体器件的框图。

具体实施方式

下文将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，且不应被解释为限于本文所提出的实施例。确切地说，提供这是实施例是为了使得本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。

可以通过提高或降低时钟的总体电压电平来控制时钟的占空系数。总体电压电平是共模电压电平。因此，可以通过提高或降低共模电压电平来控制时钟的占空系数。更具体而言，当共模电压电平提高时，时钟的高脉冲持续时间变长，而当共模电压电平降低时，时钟的低脉冲持续时间变长。

可以通过控制终端电阻值来改变时钟的共模电压电平。例如，当上拉终端的强度强时(更具体而言，当上拉终端电阻值减小时)，共模电压电平提高。当上拉终端的强度弱时(更具体而言，当上拉终端电阻值增大时)，共模电压电平降低。