[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的制作方法。

背景技术

在半导体集成电路中，瞬态电压抑制二极管(TVS Diode)被广泛用于构成低压器件的静电防护(ESD)电路。衡量所述瞬态电压抑制二极管的性能优劣的关键指标包括电容、功率、反应速度等，性能优良的瞬态电压抑制二极管应当具有低电容、高功率、反应速度快的特性。为了使所述瞬态电压抑制二极管具有上述特性，可以通过将所述瞬态电压抑制二极管与齐纳二极管相串联的方法来达到此目的。

配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的结构示意图如图1A所示，p+衬底100与n+埋层101构成齐纳二极管107，n-阱区104与p+扩散区106构成瞬态电压抑制二极管108，p-外延层102与n+扩散区105构成瞬态电压抑制二极管109和110。当正的高压施加于I/O1端子111和接地端子112之间时，瞬态电压抑制二极管108正向导通，齐纳二极管107反向穿通，起到限压泄流的作用；当负的高压施加于I/O1端子111和接地端子112之间时，瞬态电压抑制二极管109正向导通，瞬态电压抑制二极管110反向穿通。

采用现有工艺制作如图1A所示的配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的工艺步骤如下：首先，如图1B所示，提供具有p+衬底100的硅片，在所述p+衬底100中形成n+埋层101；接着，如图1C所示，在所述p+衬底100上形成p-外延层102，所述p-外延层102覆盖所述n+埋层101；接着，如图1D所示，形成隔离氧化物103，以将所述p-外延层102分割为自左向右依次排布的第一区、第二区和第三区，所述隔离氧化物103的高度不低于所述p-外延层102与所述n+埋层101的高度之和；接着，如图1E所示，在所述n+埋层101上方的p-外延层102(即所述第一区)中形成n-阱区104，采用先离子注入再高温(1200℃)推入的工艺形成所述n-阱区104；接着，如图1F所示，在所述第二区和第三区中形成n+扩散区105，采用离子注入工艺形成所述n+扩散区105；接着，如图1G所示，在所述n-阱区104中形成p+扩散区106，采用离子注入工艺形成所述p+扩散区106；最后，在所述p+扩散区106和所述n+扩散区105上形成金属电极(图中未示出)。

以上工艺存在一定的问题，在采用先离子注入再高温(1200℃)推入的工艺形成所述n-阱区104的过程中，由于较长时间(超过10min)的高温作用，先前形成的由所述p+衬底100与所述n+埋层101构成的齐纳二极管107将会蜕变成普通二极管，从而无法形成图1A所示的配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：a)提供具有p+衬底的硅片，在所述p+衬底上形成一p-外延层，以覆盖所述p+衬底；b)形成自左向右依次排布的第一沟槽、第二沟槽和第三沟槽，所述第一沟槽、第二沟槽和第三沟槽的底部位于所述p+衬底中；c)在所述第一沟槽、第二沟槽和第三沟槽中形成隔离氧化物，所述隔离氧化物填满所述第二沟槽和第三沟槽；d)去除所述第一沟槽底部的隔离氧化物，以仅在所述第一沟槽的侧壁上形成有所述隔离氧化物；e)在所述第一沟槽中依次形成n+埋层和n-阱区；f)研磨所述硅片，以露出所述p-外延层，所述隔离氧化物将所述p-外延层分割为自左向右依次排布的第一区、第二区和第三区；g)在所述第二区和第三区中形成n+扩散区；h)在所述n-阱区中形成p+扩散区，并对所述n+扩散区和p+扩散区进行快速热退火处理。

优选地，在步骤h)之后，进一步包括在所述p+扩散区和所述n+扩散区上形成金属电极的步骤。

优选地，采用外延生长工艺形成所述p-外延层。

优选地，步骤b)进一步包括：首先在所述p-外延层上形成一薄层氧化物，接着在所述薄层氧化物上形成一氮化硅层，然后在所述氮化硅层上形成一厚层氧化物；最后，定义所述第一沟槽、第二沟槽和第三沟槽的图形，采用深沟槽蚀刻工艺形成所述第一沟槽、第二沟槽和第三沟槽。

优选地，采用侧壁蚀刻工艺执行步骤d)。

优选地，在步骤d)和e)之间，进一步包括：去除所述厚层氧化物以露出所述氮化硅层。

优选地，利用所述氮化硅层作为掩膜，采用选择性外延工艺或非选择性外延工艺执行步骤e)。

优选地，采用化学机械研磨工艺执行步骤f)。