[发明专利]带隙基准电压源电路和带隙基准电压源

说明书

技术领域

本发明属于集成电路技术领域，尤其涉及带隙基准电压源电路和带隙基准电压源。

背景技术

在模拟集成电路或混合信号设计领域，基准电压源是一很重要的模块，为系统提供电压基准和电流基准。随着电路集成度的提高，基准电压源也越来越多的集成到芯片内部，以降低系统成本。

传统的基准电压源通常依靠带隙基准电压电路产生，如图1所示，带隙基准电压电路包含误差放大器、PMOS镜像电流源、PNP管及电阻，而基准电压通常由包含PMOS管PM3镜像电流源、电阻R2及PNP管Q3的单独一支路(在图1中以虚线标出)生成。具有上述结构的带隙基准电压电路因为包含误差放大器及相应的偏置电路，存在面积较大的问题，并且，误差放大器自身的失调电压及噪声也会加到基准电压输出端(Vref)。而又由于基准电压由一支路单独生成，因此，图1中PM3、PM1和PM2镜像电流源间的镜像失配也会加大基准电压的失调电压。

发明内容

有鉴于此，本发明的目的在于提供带隙基准电压源电路和带隙基准电压源，以解决上述一系列问题。

本发明解决技术问题的具体方案为：

一种带隙基准电压源电路，包括第一至第六PMOS管，第一至第四电阻，以及第一至第三NPN型三极管；其中：

第一至第三PMOS管的源极接入电源电压；

第一至第三PMOS管的衬底接入电源电压；

第一至第三PMOS管的栅极与第六PMOS管的漏极及第三电阻的上端相连；

第四至第六PMOS管的衬底都接入电源电压或都与自身源极相连；

第四PMOS管的源极连接第一PMOS管的漏极，第五PMOS管的源极连接第二PMOS管的漏极，第六PMOS管的源极连接第三PMOS管的漏极；

第四至第六PMOS管的栅极连接到第三电阻的下端及第三NPN型三极管的集电极；

第一电阻的上端连接第四PMOS管的漏极，第二电阻的上端连接第五PMOS管的漏极；

第一NPN型三极管的基极和第二NPN型三极管的基极连接于第一NPN型三极管的集电极及第一电阻的下端；

第三NPN型三极管的基极和第二NPN型三极管的集电极一同连接于第二电阻的下端；

第一NPN型三极管的发射极连接于第四电阻的上端；

第二NPN型三极管的发射极，第三NPN型三极管的发射极，以及第四电阻的下端分别接地；

第二电阻的上端作为基准电压输出端。

一种带隙基准电压源电路，包括第一至第三PMOS管，第一电阻，第二电阻，第四电阻，以及第一至第三NPN型三极管；

其中：

第一至第三PMOS管的源极及衬底接入电源电压；

第一至第三PMOS管的栅极，与第三PMOS管的漏极及第三NPN型三极管的集电极相连；

第一电阻的上端连接第一PMOS管的漏极，第二电阻的上端连接第二PMOS管的漏极；

第一NPN型三极管和第二NPN型三极管的基极，连接于第一NPN型三极管的集电极及第一电阻的下端；

第三NPN型三极管的基极及第二NPN型三极管的集电极，一同连接于第二电阻的下端；

第一NPN型三极管的发射极连接于第四电阻的上端；

第二NPN型三极管的发射极，第三NPN型三极管的发射极，以及电阻R4的下端分别接地；

第二电阻的上端作为基准电压输出端。

一种带隙基准电压源电路，包括第一电阻，第二电阻，第四电阻，第一至第三NPN型三极管，第一至第三PNP三极管，其中：

第一至第三PNP型三极管的发射极接入电源电压；

第一至第三PNP型三极管的基极与，第三PNP型三极管的集电极以及第三NPN型三极管的集电极相连；

第一电阻的上端连接第一PNP型三极管的集电极，第二电阻的上端连接连接第二PNP型三极管的集电极；

第一NPN型三极管和第二NPN型三极管的基极，连接于第一NPN型三极管的集电极以及第一电阻的下端；

第三NPN型三极管的基极和第二NPN型三极管的集电极，一同连接于第二电阻的下端；

第一NPN型三极管的发射极连接于第四电阻的上端；

第二NPN型三极管的发射极、第三NPN型三极管的发射极，以及第四电阻的下端分别接地；

第二电阻的上端作为基准电压Vref输出端。

一种带隙基准电压源，包括上述的带隙基准电压源电路。