[发明专利]管道锁存器控制电路和使用它的半导体集成电路

说明书

相关申请的交叉引用

本申请要求2011年11月29日向韩国知识产权局提交的韩国专利申请No.10-2011-0126142的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种半导体集成电路，更具体而言，涉及一种半导体集成电路的管道锁存器(pipe latch)控制电路。

背景技术

通常，同步存储器具有管道锁存器以便输入/输出连续数据。管道锁存器是一种储存从存储器单元提供的数据并随后与时钟同步地顺序输出所储存的数据的电路。

如果管道锁存器的数目增加，则输出数据时所需的等待时间通常加长，因此可以稳定输出数据。但是，管道锁存器所占用的面积增加，且输出数据时所需的等待时间增加。因此，不适合高速操作存储器。相反，如果管道锁存器的数目减少，则输出数据时所需的等待时间缩短，但是无法确保在输出数据时所需的定时余量。因此，不能确保存储器操作的可靠性。

图1是从一般的管道锁存器输出的数据的时序图。如图1所示，在预定时间tA之后，通过第一读取命令RD1将数据储存在第一管道锁存器PIPE0中。预定时间tA是从在半导体存储器单元中检测到数据并随后将数据储存在管道锁存器中的时间。

由于储存在第一管道锁存器PIPE0中的数据并未被输出，因此在从施加第二读取命令RD2起经过预定时间tA之后，通过第二读取命令RD2将数据储存在第二管道锁存器PIPE1中。由于储存在第一管道锁存器PIPE0和第二管道锁存器PIPE1中的数据并未被输出，因此在从施加第三读取命令RD3起经过预定时间tA之后，通过第三读取命令RD3将数据储存在第三管道锁存器PIPE2中。储存在第一管道锁存器PIPE0中的数据DQ在第一CAS潜伏时间CL1之后被输出。

在此，CAS潜伏时间利用外部时钟信号的一个周期作为单位时间，且具有从施加读取命令的时刻起到输出数据的时刻为止的时间信息。

储存在第一管道锁存器PIPE0中的数据的输出在第一CAS潜伏时间CL1之后开始，且数据的输出直到施加第四读取命令RD4之后经过预定时间tA才完成。因此，无法确保存储器操作的可靠性。

发明内容

在本发明的一个实施例中，一种管道锁存器控制电路包括读取命令控制单元，所述读取命令控制单元被配置为接收第一信号并响应于控制信号而产生读取信号。在所述管道锁存器控制电路中，所述读取命令控制单元响应于所述控制信号来选择所述第一信号、或选择通过根据内部时钟将所述第一信号延迟所得的第二信号，并产生选中的所述第一信号或所述第二信号作为读取信号。

在本发明的另一个实施例中，一种半导体集成电路包括：读取命令控制单元，所述读取命令控制单元被配置为接收第一信号并响应于控制信号而产生读取信号；管道控制信号发生单元，所述管道控制信号发生单元被配置为响应于所述读取信号而产生管道输入信号；管道输入控制单元，所述管道输入控制单元被配置为响应于所述管道输入信号而产生管道控制信号；管道锁存器单元，所述管道锁存器单元被配置为响应于所述管道控制信号而储存数据；以及数据输出单元，所述数据输出单元被配置为响应于输出时钟而输出所述数据。在所述半导体集成电路中，所述读取命令控制单元响应于所述控制信号而选择所述第一信号、或选择通过根据内部时钟将所述第一信号延迟所得的第二信号，并产生选中的所述第一信号或所述第二信号作为所述读取信号。

附图说明

结合附图来说明本发明的特征、方面以及实施例，其中：

图1是从一般的管道锁存器输出的数据的时序图；

图2说明根据一个实施例的管道锁存器控制电路和使用所述管道锁存器控制电路的半导体集成电路；

图3是根据一个实施例的读取信号和管道控制信号的时序图；

图4说明根据一个实施例的读取命令控制单元；

图5说明读取命令控制单元的另一个实施例；

图6是根据一个实施例的读取信号的时序图；

图7是根据一个实施例的半导体集成电路的管道控制信号的时序图；

图8是根据一个实施例的管道锁存器控制电路和使用所述管道锁存器控制电路的半导体集成电路的时序图；

图9说明管道锁存器单元的另一个实施例；以及

图10是根据另一个实施例的管道锁存器控制电路和使用所述管道锁存器控制电路的半导体集成电路的时序图。

具体实施方式

以下将参考附图通过示例性实施例来说明根据本发明实施例的管道锁存器控制电路和使用所述管道锁存器控制电路的半导体集成电路。