[发明专利]提高共源运算放大器频率特性的MOS器件制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种提高共源运算放大器频率特性的MOS器件制造方法。

背景技术

CMOS(互补金属氧化物半导体)运算放大器，是各种电路的基础单元之一。随着信息技术的发展，对于信息数据的处理速度要求越来越高，对其中采用的CMOS运算放大器的频率响应特性要求也越来越高。然而，CMOS器件的寄生电容随着工作频率的升高起到越来越大的负面作用，如何减小这些寄生电容对CMOS运算放大器的影响，已经成为提高CMOS运算放大器频率响应特性的关键。

密勒电容是一个等效电容，其描述的是跨接在运算放大器的输出端与输入端之间的反馈电容(C_C)对运算放大器频率特性的影响。如图1A所示的一个运算放大器电路，一个戴维南电源(V_A)11通过一个戴维南电阻(R_A)12驱动这个电路，在输出端(V_out)17设有第一电阻(R_L)15和第一电容(C_L)16组成的相移电路作为负载，输入端(V_in)18和输出端17通过一个反馈电容(C_C)13相连，放大器14的电压增益值为A_v，即V_out＝A_V*V_in。密勒电容对于电路的频率特性的影响称为密勒效应。请参照图1B，其为图1A的等效电路图，密勒效应是通过放大输入电容来起作用的，即密勒电容(C_M)13’可以使得器件或者电路的等效输入电容增大(1+A_v)倍，其中C_M＝C_C*(1+A_v)。因此很小的反馈电容(C_C)13即可造成器件或者电路的频率特性大大降低。

请参照图2，其为现有技术中共源极运算放大器的电路的示意图所述共源极运算放大器的电路通常包括一个NMOS(N型金属氧化物半导体)晶体管22和一个输出电阻(R_out)25，输出端24为NMOS晶体管22的漏端，输入端21为NMOS的栅端。在输出端和输入端之间，由于存在栅漏的寄生交叠电容(C_gd)23，构成一个反馈电容，由于密勒效应，寄生交叠电容23会严重降低共源极运算放大器的频率响应特性。如何在保持器件性能不变的前提下，减小寄生的交叠电容，成为提高共源极运算放大器频率响应特性的关键。

如图3A～3C所示，对于制备共源极放大器中NMOS器件，通常工艺中，包括：

首先，提供衬底31，所述衬底31包括源极区域和漏极区域，所述源极区域中形成有源极延伸区34，所述漏极区域中形成有漏极延伸区35，所述衬底31上形成有栅极结构32，随后在衬底31和栅极结构32上沉积形成侧墙沉积层33，如图3A所示；

接下来，采用各向异性的干法刻蚀工艺对侧墙沉积层33进行刻蚀，以在源极区域上方形成源极侧墙33a，在漏极区域上方形成漏极侧墙33b，所述源极侧墙33a和漏极侧墙33b为对称结构，如图3B所示；

然后，进行源漏重掺杂以及退火工艺，在衬底中形成源极重掺杂区341和漏极重掺杂区351，可以得知，源极重掺杂区341和漏极重掺杂区351的位置受源极侧墙33a和漏极侧墙33b的影响，即，源极重掺杂区341和漏极重掺杂区351中掺杂离子距离器件沟道的距离由侧墙的宽度所决定。

发明内容

本发明的目的在于提供一种能够有效提高共源运算放大器频率特性的MOS器件制造方法。

为解决上述技术问题，本发明提供一种提高共源运算放大器频率特性的MOS器件制造方法，包括：在衬底上形成栅极结构，所述衬底包括源极结构和漏极结构；以所述栅极结构为掩膜，在栅极结构两侧的衬底内进行轻掺杂，形成源极延伸区和漏极延伸区；在所述衬底上形成侧墙沉积层；采用中性离子对所述侧墙沉积层进行离子注入，所述离子注入方向与垂直于所述衬底方向成一夹角且向源极方向倾斜；对所述侧墙沉积层进行刻蚀，以在所述源极区域上方形成源极侧墙，在所述漏极区域上方形成漏极侧墙，所述源极侧墙的截面宽度小于所述漏极侧墙的截面宽度；进行源漏重掺杂以及退火工艺，形成源极重掺杂区和漏极重掺杂区，所述漏极重掺杂区和源极重掺杂区为非对称结构，所述源极重掺杂区比漏极重掺杂区更靠近沟道。

较佳的，在所述的提高共源运算放大器频率特性的MOS器件制造方法中，所述离子注入方向夹角为5度-45度。