[发明专利]总线从单元通用接口

说明书

技术领域：

本发明属于集成电路领域，涉及SOC系统集成过程中通用总线从单元接口HPPI(High Performance Peripheral Interface)，尤其是一种总线从单元通用接口。

背景技术：

集成电路的集成度和产品性能每18个月有一倍的增加，集成电路在规模、速度和功能等方面的迅速提高，对设计方法提出了更严苛的要求。由于SoC具有低能耗、小尺寸、系统功能丰富、高性能和低成本等特点，其应用正日益广泛。近年，SoC成为迅速发展的产品种类和设计形式并且已经呈现出集成电路设计主流的趋势。

SoC设计目标是对现有模块或“核”的重复应用，进而实现重复利用效率的最大化。由于系统复杂性越来越高，以及对更短上市时间的追求，设计的复杂性也相应成指数性增加，提高设计生产率已经成为集成电路设计业主要目标。其中IP复用设计正在成为越来越多厂商的选择，IP复用设计有利于提高产品的质量、提高生产效率和降低成本。由经验可知，通常在一个新系统中，大部分的内容是成熟的，只有小部分内容是创新的，研发人员应该把大部分的时间用在小比例的创新工作上，而把小部分的时间用在大比例的成熟工作中，这样才能把工作做的又快又好。因此就要求系统中的各个模块具有可复用性。可复用性是设计出来的，而不是偶然碰到的，要使体系结构具有良好的可复用性，设计师应当分析应用域的共性问题，然后设计出一种通用的体系结构模式，这样的体系结构才可以被复用。

由以上分析可以看到：为了实现SoC快速集成的目标，必须尽可能的使用可复用的IP核。然后传统的SoC设计中，在系统集成过程中需要集成不同的IP核到系统总线上，集成到总线的从单元都由从单元内核和专用的从单元总线接口组成。不同的从单元总线接口是各异的，因此对于不同的从单元，需要开发不同的接口模块使之集成到总线上。在一个较大规模的SOC系统中，从单元的多达十多个，意味着需要开发十多种不同的接口IP。如果将一个成熟的从单元IP连接到与它之前集成的总线不同的总线上那么必须重新设计接口IP，当SOC系统为多总线系统时，设计人员设计接口IP的工作量更大。这将大大延长SOC研发周期，使IP复用成为一句空话。

发明内容：

为了克服专用从单元接口的缺点，降低开发接口的工作量，使同一个从单元接口适用于不用的从单元和多种总线之间的互连，本发明公开了一种面向各种从单元的通用总线接口。

包括总线从单元接口模块、时钟处理单元、同步单元、RAM控制逻辑产生单元、数据缓冲单元FIFO、寄存器单元和特殊处理单元；所述RAM控制逻辑产生单元、寄存器单元、特殊处理单元和时钟处理单元分别与总线从单元接口模块双向连接；所述同步单元分别与特殊处理单元、寄存器单元和RAM控制逻辑产生单元和从单元双向连接；所述特殊处理单元与数据缓冲单元FIFO双向连接，数据缓冲单元FIFO与同步单元双向连接；所述从单元与时钟处理单元单向连接。

在系统中，用户可以通过以下几个方面达到对通用的从单元接口模块进行复用的目的：一、如果采用其他片上总线，可以设计采用的总线和AHB总线的转换接口，或设计采用的总线BSI接口。二、如果内部不需要中断、RAM、FIFO，直接通过编译选项参数进行选择。三、提供了两个时钟域之间的脉冲到脉冲、脉冲到电平、异步握手等同步方法，用户可根据应用进行定制。四、特殊处理单元与内核之间的接口通过编译选项进行选择，内核的处理请需满足特殊处理单元的规范。

所述BSI模块，将总线上的信号进行锁存，然后通过逻辑运算产生四类控制信号。第一类为时钟使能信号，控制时钟处理单元，决定是否关闭模块时钟；第二类为存储器直接访问控制信号，控制特殊处理单元；第三类为读写寄存器的控制信号，读写寄存器单元；第四类为读写RAM的控制信号，用于RAM控制逻辑产生单元。

所述时钟处理单元，根据外部模块工作状态信号和寄存器单元中的时钟管理寄存器，将输入的时钟分成三个时钟输出。其一模块接口系统时钟，用于BSI模块、RAM控制逻辑产生单元、数据缓冲单元FIFO、寄存器单元、特殊处理单元。剩下的内核工作时钟和内核系统时钟，分别用于从单元内核的工作和读写访问。

所述同步单元，对一下在数据缓冲FIFO、寄存器模块、特殊处理单元、RAM控制逻辑产生单元和外设内核之间传输的数据和控制信号进行同步，消除异时钟域之间的亚稳态(因为外设内核与其他模块在不同的时钟域)。