[发明专利]总线从单元通用接口

权利要求书

1.总线从单元通用接口，其特征在于：包括总线从单元接口模块、时钟处理单元、同步单元、RAM控制逻辑产生单元、数据缓冲单元FIFO、寄存器单元和特殊处理单元；所述RAM控制逻辑产生单元、寄存器单元、特殊处理单元和时钟处理单元分别与总线从单元接口模块双向连接；所述同步单元分别与特殊处理单元、寄存器单元和RAM控制逻辑产生单元和从单元双向连接；所述特殊处理单元与数据缓冲单元FIFO双向连接，数据缓冲单元FIFO与同步单元双向连接；所述从单元与时钟处理单元单向连接。

2.如权利要求1所述总线从单元通用接口，其特征在于：所述总线从单元接口模块将总线上的信号进行锁存，然后通过逻辑运算产生四类控制信号；第一类为时钟使能信号，控制时钟处理单元，决定是否关闭模块时钟；第二类为存储器直接访问控制信号，控制特殊处理单元；第三类为读写寄存器的控制信号，读写寄存器单元；第四类为读写RAM的控制信号，用于RAM控制逻辑产生单元。

3.如权利要求1所述总线从单元通用接口，其特征在于：

所述时钟处理单元根据外部模块工作状态信号和寄存器单元中的时钟管理寄存器，将输入的时钟分成三个时钟输出；其一模块接口系统时钟，用于总线从单元接口模块、RAM控制逻辑产生单元、数据缓冲单元FIFO、寄存器单元和特殊处理单元；剩下的内核工作时钟和内核系统时钟，分别用于从单元内核的工作和读写访问。

4.如权利要求1所述总线从单元通用接口，其特征在于：所述同步单元对一下在数据缓冲FIFO、寄存器模块、特殊处理单元、RAM控制逻辑产生单元和外设内核之间传输的数据和控制信号进行同步，消除异时钟域之间的亚稳态。

5.如权利要求1所述总线从单元通用接口，其特征在于：所述RAM控制逻辑产生单元根据总线从单元接口模块的控制信号，产生访问从单元内部RAM的读、写时序信号；若该单元与从单元位于不同的时钟域，那么读写时序信号必须经过同步。

6.如权利要求1所述总线从单元通用接口，其特征在于：所述数据缓冲单元FIFO，为了保证SoC和外设的访问速度，用于缓存从单元的读写数据，用户通过两种方式读、写从单元的数据，即存储器直接存取方式或者遵循总线协议读取，因此数据缓冲单元FIFO必须同时与特殊处理单元和寄存器单元有数据通路。

7.如权利要求1所述总线从单元通用接口，其特征在于：所述寄存器单元包含所有的功能寄存器处理，寄存器单元输出的寄存器各个有效单元会连接到模块的内核单元。

8.如权利要求1所述总线从单元通用接口，其特征在于：所述特殊处理模块处理来自数据缓冲单元FIFO、从单元内核的中断，并且区别这些中断为DMA请求或者一般的中断，若为一般的中断，则送往中断控制器；若DMA请求，则送往DMA控制器。