[发明专利]鳍式晶体管的形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种鳍式晶体管的形成方法。

背景技术

随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，Critical Dimension)进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。

鳍式晶体管(Fin FET)是一种常见的多栅器件，图1示出了现有技术的一种鳍式晶体管的立体结构示意图。如图1所示，鳍式晶体管包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构包括栅介质层(图中未示出)和位于栅介质层上的栅电极12。对于Fin FET，鳍部14的顶部以及两侧的侧壁与栅极结构相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。更多关于鳍式晶体管的结构及形成方法请参考公开号为“US7868380B2”的美国专利。

但是，现有技术形成的鳍式晶体管电学性能均一性差，良率低。

发明内容

本发明解决的问题是提供一种均一性佳、良率高的鳍式晶体管的形成方法。

为解决上述问题，本发明提供一种鳍式晶体管的形成方法：包括：提供基底，所述基底表面形成有多个鳍部，所述鳍部顶部表面具有阻挡层；在基底表面形成覆盖所述鳍部的第一覆盖层；平坦化所述第一覆盖层直至暴露出阻挡层；在所述阻挡层和所述第一覆盖层表面，采用沉积工艺形成第二覆盖层；刻蚀所述第二覆盖层和第一覆盖层，形成伪栅。

与现有技术相比，本发明具有以下优点：

本发明的实施例的鳍部顶部表面具有阻挡层，然后先形成覆盖所述鳍部的第一覆盖层，并对所述第一覆盖层进行平坦化；然后采用沉积工艺形成第二覆盖层；本实施例的平坦化第一覆盖层由于具有平坦化阻挡层，因此，平坦化第一覆盖层的厚度可控性强，后续在平坦化后的第一覆盖层表面采用沉积工艺形成第二覆盖层，第二覆盖层的厚度可控性也很强，因此，在刻蚀第一覆盖层和第二覆盖层形成的伪栅厚度均一性佳。

进一步的，本发明的实施例的鳍部顶部表面具有阻挡层，在平坦化所述第一覆盖层时，所述阻挡层能够保护所述鳍部，避免鳍部受到损伤。

附图说明

图1是现有技术的鳍式晶体管的立体结构示意图；

图2至图4是本发明一实施例的鳍式晶体管形成方法的过程示意图；

图5是本发明又一实施例的鳍式晶体管形成方法的流程示意图；

图6至图12是本发明又一实施例的鳍式晶体管形成方法的过程示意图。

具体实施方式

由背景技术可知，现有技术形成的鳍式晶体管电学性能均一性差，良率低，为此，本发明的发明人对现有技术的鳍式晶体管形成方法进行研究，发现现有技术的鳍式晶体管的形成方法包括如下步骤：

请参考图2，提供基底100，所述基底100表面形成有多个鳍部101；

请参考图3，在基底100表面形成横跨鳍部101的多晶硅层110；所述多晶硅层110用于作为鳍式晶体管的伪栅，所述多晶硅层110覆盖鳍部101的部分侧壁，且所述多晶硅层110厚度(d1)大于所述鳍部101厚度(d2)；

所述多晶硅层110的形成工艺为沉积工艺，由于基底100表面形成有多个鳍部101，相邻的鳍部101之间具有间隙，因此采用沉积工艺形成多晶硅层110表面具有起伏，平坦度不佳。

请参考图4，采用化学机械抛光工艺对所述多晶硅层110进行平坦化。

平坦化后，采用离子注入工艺对多晶硅层两侧的鳍部进行离子注入，形成源极区和漏极区(未图示)；然后采用沉积工艺、在所述基底表面、形成覆盖所述多晶硅层和鳍部的金属前介质层(Pre-metal dielectric，PMD)(未图示)，平坦化所述金属前介质层，直至暴露出多晶硅层(未图示)；去除多晶硅层110形成开口，在所述开口内的鳍部表面形成栅极(未图示)。

需要说明的是，对所述多晶硅层进行平坦化步骤之后的工艺可以参考现有的鳍式晶体管的形成工艺，在此只示出一个实施例，本领域的技术人员可以根据实际制作的需要选取合适的后续形成工艺，在此特意说明，不应过分限制本发明的保护范围。