[发明专利]一种三维波导结构及其制作方法

说明书

技术领域

本发明涉及光互连、光子集成技术领域，特别指一种三维波导的制作方法。

背景技术

国际半导体技术蓝图(ITRS)预测，至2024年，集成电路集成度将达到每平方厘米1000亿个晶体管，而一个4平方厘米面积的多核CPU芯片将包含数万个CPU核心。对于数万个核心之间的互连问题，现有的3D铜互连技术显然已经无法满足要求。ITRS预测，至2020年芯片内铜互连技术必将被下一代全新的技术所取代。光互连可以实现“Tbs/通道”的通信量，基于光子集成技术的芯片内光互连被认为最有希望替代现有3D铜互连技术，以实现未来芯片内数万个CPU核心之间海量的数据连接。

然而随着片内光波导集成度的提高，波导交叉不可避免。传统的波导交叉均是单层结构，其交叉损耗大于1dB/cross，虽然已经采取了很多方法以减小交叉损耗，但是这些方法均带来较为复杂的工艺，从而加大了制作难度，并且交叉损耗很难做到小于0.5dB/cross。

发明内容

为解决以上问题，本发明提供一种三维波导结构及其制作方法，包括以下步骤：

步骤一：在基底上生长下包层；

步骤二：在下包层上生长第一波导芯层；然后以光刻胶为掩膜采用干法刻蚀法刻蚀第一波导芯层，控制刻蚀深度至下包层，形成第一波导层；

步骤三：控制生长温度70℃～200℃，在光刻胶(14)及下包层表面生长第一隔离层；

步骤四：溶解所述步骤三的光刻胶并剥离第一波导层表面的第一隔离层，然后采用化学机械抛光法降低第一隔离层及第一波导层的表面粗糙度；

步骤五：在第一隔离层及第一波导层表面生长第二隔离层；

步骤六：在第二隔离层上生长第二波导芯层；然后以光刻胶为掩膜采用干法刻蚀法刻蚀第二波导芯层，控制刻蚀深度至在第二隔离层，形成第二波导层；

步骤七：溶解所述步骤六的光刻胶后在所述第二隔离层及第二波导层表面生长上包层，获得三维波导结构。

其中，所述第二波导层与第一波导层是交叉设置的。

为了进一步降低表面粗糙度，采用化学机械抛光的方法使所述第二隔离层及第一波导层表面粗糙度小于20纳米。

为了对两层波导结构起到良好的隔离作用，所述下包层、第三隔离层以及上包层的厚度均大于1微米；所述第二隔离层厚度大于0.4微米。

进一步地，所述下包层、第一隔离层、第二隔离层以及上包层的制作材料均为SiO₂。

进一步地，所述第一波导层、第二波导层的制作材料为非晶硅、多晶硅、氮化硅或SiON中的任一种。

为了达到良好的刻蚀效果，所述步骤二及步骤六所述的干法刻蚀法刻蚀气体为SF₆和CHF₃，控制射频功率为200W。

本发明还提供这种方法制作出的三维波导交叉结构，包括基底和多层波导结构，在基底表面上从下至上依次生长下包层、第一隔离层及位于其中部的第一波导层、第二隔离层、第二波导层以及上包层。其中，所述第二波导层与第一波导层交叉设置。

这种结构可以使第一波导层及第二波导层得到很好的隔离，两波导之间可以交叉设置，其交叉损耗能忽略。

有益效果：本发明在三维波导结构的制作过程中特别引入了波导表面平坦化工艺，可以将相互交叉的两根波导分别制作在两个不同的隔离包层之中，这样只要选择合适的隔离层材料与厚度，其交叉损耗将小到可以忽略的程度。

附图说明

图1为本实施例三维波导结构的制作步骤一至四的流程图。

图2为本实施例三维波导结构的制作步骤五至七的流程图。

具体实施方式

以下结合附图，进一步介绍这种三维波导结构及其制作方法。

步骤一：如图1的(a)所示，采用等离子体增强化学气相沉积法(简称：PECVD)工艺，在基底11上生长一层厚度为1.5μm的SiO₂，形成下包层12。在其他实施例中，下包层12厚度均大于1μm。

步骤二：在下包层12上生长第一波导芯层，以及制作第一波导层13。先采用PECVD法生长厚度为500nm的Si₃N₄形成第一波导芯层。其中，第一波导芯层的厚度即第一波导层14所需的厚度。然后利用光刻方法在第一波导芯层表面涂抹光刻胶14，厚度为1.8μm，形成所需的波导图形。