[发明专利]输出电路、包括输出电路的系统以及控制输出电路的方法

说明书

相关申请交叉引用

本申请基于在2011年2月14日提交的申请号为2011-28880的在先日本专利申请并要求该申请的优先权，其全部内容通过引用的方式并入于此。

技术领域

本申请涉及一种输出电路、包括输出电路的系统以及控制输出电路的方法。

背景技术

在多个器件之间进行通信通常由例如串行通信来实现。这种器件包括开漏型输出电路(参见公开号为2009-531934的日本专利)。

如图1所示，多个器件11、12以及13通过发送和接收数据的传输路径14互相耦接。器件13包括输出数据的输出电路15。尽管图中未示出，然而其它器件11和12也包括类似的输出电路。

输出电路15是开漏型驱动电路。电阻R1上拉传输路径14的电位电平。器件13将耦接至外部端子P0的N沟道MOS晶体管T1激活，以将耦接至外部端子P0的传输路径14的电位电平下拉。这样，经传输路径14进行传播的信号的电压Vc所发生的变化为如图2A所示。

以这种方式，输出电路15激活N沟道MOS晶体管T1，以将传输路径14的电位从H电平变为L电平。波形整形电容C1可以耦接于晶体管T1的栅极与其漏极之间，以对传输路径14的电位电平的下降沿的斜率进行调节。

在上述系统中，当在两个器件11与12之间进行通信时，可以关断未进行通信的器件13的电源。当器件13的电源关断时，例如停止将高电位电压VDE供应至反相电路16。这种情况下，晶体管T1的栅极端处于浮置状态。这样，当器件13的电源关断时，输出电路15的晶体管T1的栅极端通过波形整形电容C1与传输路径14进行交流耦合。因此，当传输路径14的电位从L电平变为H电平时，晶体管T1的栅极电压也得到上升。然后，晶体管T1得以微弱激活。结果是，传输路径14的电压Vc的波形发生的变化为如图2B所示。即，经传输路径14进行传播的信号波形发生的变化不理想。

发明内容

根据一个方案，一种输出电路包括第一晶体管，该第一晶体管耦接至外部端子并包括接收第一驱动信号的栅极端。第一晶体管根据第一驱动信号驱动外部端子处的电位。第一电容包括耦接至第一晶体管的栅极端的第一端以及耦接至外部端子的第二端。输出电路还包括耦接至第一晶体管的电路部分。当第一晶体管的栅极端处于浮置状态时，所述电路部分将第一晶体管维持在解除激活状态(inactivated state)。根据该方案，信号波形的不理想变化受到抑制(suppress)。

根据另一个方案，一种系统包括多个器件，所述多个器件通过耦接至外部端子的传输路径彼此通信。所述多个器件中的每一个均包括输出电路。所述输出电路包括第一晶体管，该第一晶体管耦接至外部端子并包括接收第一驱动信号的栅极端。第一晶体管根据第一驱动信号驱动外部端子处的电位。第一电容包括耦接至第一晶体管的栅极端的第一端以及耦接至外部端子的第二端。当第一晶体管的栅极端处于浮置状态时，耦接至第一晶体管的电路部分将第一晶体管维持在解除激活状态。根据该方案，信号波形的不理想变化受到抑制。

根据再一个方案，一种控制输出电路的方法，所述输出电路包括第一晶体管、第一电容以及第二晶体管，第一晶体管耦接至外部端子并包括接收第一驱动信号的栅极端，第一电容包括耦接至第一晶体管的栅极端的第一端以及耦接至外部端子的第二端，第二晶体管耦接至第一晶体管，所述方法包括：利用第一驱动信号驱动第一晶体管；以及当第一晶体管的栅极端处于浮置状态时，通过第二晶体管将第一晶体管维持在解除激活状态。根据该方案，信号波形的不理想变化受到抑制。

本发明另外的目的和优点将在以下说明中部分阐明，部分地在说明书中显而易见，或可以通过实践本发明而获悉。本发明的目的和优点将通过附加的权利要求中特别指出的元件和组合来实现和获得。

应当理解，前述的大致描述和随后的详细描述都是示例性和说明性的，并不是对如同权利要求所要求保护的本发明的限制。

附图说明

通过参考本最佳实施例的如下说明连同附图可以最佳地理解本发明及其目的和优点，其中：

图1为包括输出电路的系统的电路原理方框图；

图2A和图2B为示出器件之间的传输路径的电位电平发生变化的波形图；

图3为包括输出电路的系统的电路原理方框图；

图4为器件的原理方框图；

图5为第一实施例的输入/输出电路的电路原理图；

图6为图5的输入/输出电路的工作波形原理图；

图7为第二实施例的输入/输出电路的电路原理图；