[发明专利]输出电路、包括输出电路的系统以及控制输出电路的方法

说明书

相关申请的交叉引用

本申请基于在2011年2月14日提交的申请号为2011-028879的在先日本专利申请并要求该申请的优先权，其全部内容通过引用的方式并入于此。

技术领域

本申请涉及一种输出电路、包括输出电路的系统以及控制输出电路的方法。

背景技术

多个器件之间的通信通常是通过例如串行通信来实现的。这样的器件包括开漏型(open-drain type)输出电路(参见公开号为2009-531934的日本专利)。

如图1所示，多个器件11、12和13通过发送和接收数据的传输路径14彼此耦接。器件13包括输出数据的输出电路15。尽管未示出，然而其它器件11和12也包括类似的输出电路。

输出电路15为开漏型驱动电路。电阻R1上拉传输路径14的电位电平。器件13将耦接至外部端子P0的N沟道MOS晶体管T1激活，以下拉耦接至外部端子P0的传输路径14的电位电平。这样，通过传输路径14传播的信号的电压Vc发生变化，如图2A所示。

如此一来，输出电路15激活N沟道MOS晶体管T1以将传输路径14的电位从H电平变为L电平。可将波形整形电容C1耦接在晶体管T1的栅极和漏极之间，以调整传输路径14中电位电平的下降沿斜率。

在上述系统中，当在器件11和12二者间进行通信时，可将不进行通信的器件13的电源关断。当关断器件13的电源时，例如会停止向反相器电路(inverter circuit)16施加高电位电压VDE。在这种情况下，晶体管T1的栅极端子处于浮置状态。而且，当将高电位电压VDE固定到地电位(0V)时，晶体管T1的栅极端子保持在L电平。这样，当器件13的电源关断或电源电压固定于地电位时，输出电路15的晶体管T1的栅极端子通过波形整形电容C1与传输路径14交流耦合(AC couple)。因此，当传输路径14的电位从L电平变到H电平时，晶体管T1的栅极电压也升高了。于是，晶体管T1被弱激活。因此，如图2B所示，传输路径14中电压Vc的波形从由虚线表示的波形变为由实线表示的波形。也就是说，图1所示的器件13的晶体管T1从传输路径14引入很小的电流，因此，通过器件11和器件12间的传输路径14来通信的信号的波形形状发生了不期望的变化。

发明内容

为了解决现有技术的问题，根据一个方案，一种输出电路包括耦接至外部端子的第一晶体管。该第一晶体管包括接收第一驱动信号的栅极端子，并根据所述第一驱动信号驱动所述外部端子处的电位。该输出电路还包括电容。该电容包括耦接至所述第一晶体管栅极端子的第一端。箝位电路将所述电容的第二端箝位至与所述第一晶体管的运行对应的电位。根据本方案，抑制了信号波形的不期望的变化。

根据再一方案，一种系统包括通过耦接至外部端子的传输路径彼此通信的多个器件。所述多个器件中的每一个均包括输出电路。该输出电路包括耦接至外部端子并包括接收第一驱动信号的栅极端子的晶体管。该晶体管根据所述第一驱动信号驱动所述外部端子处的电位。电容包括第一端和第二端。该电容的第一端耦接至所述晶体管的栅极端子。箝位电路将所述电容的第二端箝位至与所述晶体管的运行对应的电位。根据本方案，抑制了信号波形的不期望的变化。

根据另一方案，提供一种控制输出电路的方法，该输出电路包括晶体管和电容，所述晶体管耦接至外部端子并包括接收第一驱动信号的栅极端子。所述电容包括耦接至所述晶体管栅极端子的第一端并包括第二端。该方法包括根据所述第一驱动信号由所述晶体管驱动所述外部端子处的电位；以及将所述电容的第二端箝位至与所述晶体管的运行对应的电位。根据本方案，抑制了信号波形的不期望的变化。

本发明另外的目的和优点将在以下说明中部分阐明，部分地在说明书中显而易见，或可以通过实践本发明而获悉。本发明的目的和优点将通过所附权利要求中特别指出的元件和组合来实现和获得。

应当理解，前述的大致描述和随后的详细描述都是示例性和说明性的，并不是对如同权利要求所要求保护的本发明的限制。

附图说明

通过参考本优选实施例的如下说明连同附图，可以最佳地理解本发明及其目的和优点，其中：

图1为包括输出电路的系统的原理电路方框图；

图2A和图2B为示出器件之间的传输路径的电位电平的变化的波形图；

图3为包括输出电路的系统的原理电路方框图；

图4为器件的原理方框图；

图5为一个实施例的输入/输出电路的原理电路图；以及