[发明专利]一种消息式内存访问装置及其访问方法

说明书

技术领域

本发明涉及计算机系统设计领域，尤其涉及一种消息式内存访问装置及其访问方法。

背景技术

计算机的内存系统是影响体系结构和软件效能的重要因素之一。过去几十年，由于处理器与内存之间的性能差距越来越大，内存系统已成为制约系统性能的瓶颈。近年来随着处理器向多核、众核结构的转变，内存系统的访问带宽问题变得日益突出，已经制约了多核处理器规模的进一步扩展。

多年来，提高内存有效访问带宽的主要途径是依靠提高总线频率和数据通道数，也就是提高物理带宽。而基于同步总线式的访存体系结构多年来没有大的改变。SDRAM(Synchronous Dynamic Random Access Memory，同步式随机动态存储器)出现于上世纪90年代中期，经历SDR，DDR，DDR2，DDR3，一直发展到即将发布的DDR4。SDRAM使用同步接口，所有的请求都要等待固定的时钟周期才能得到回应。自从SDRAM发布以来，内存总线的结构基本没有发生本质的变化。SDRAM的发展途径基本上是通过不断的提高接口频率来提高带宽。

目前国际上已经开始了对内存结构转变的尝试。如Rambus公司的RDRAM和XDR技术中，采用了基于包的请求/应答的协议，利用相对窄但数据率高的串联内存总线来传送数据包。Intel的FB-DIMM则在内存板(DIMM)上增加一个缓冲芯片(AWB，Advanced Memory Buffer)，从而可以通过高速的串行通道连接内存控制器或者相邻DIMM上的AMB。LRDIMM、DDR4等技术也采用了类似的全数据缓冲，来提高高频信号的质量。但这些只是部分的改变，也就是实现了数据传输的从并行总线向包格式的转化，而从时序要求上仍然延续同步访问协议。

现有的同步式内存系统设计主要为了保证单次内存访问的延迟固定且较小。但在多核条件下，内存访问的延迟实际上包括在处理器访存队列的等待时间和访问内存通道的延迟两部分。显然，仅仅保证后者的延迟小并不能保证总体内存访问的性能。

另一方面，传统的内存访问的数据粒度是固定不变的，而且有增大的趋势。这是为了保证在一次传送周期传送的更多数据，每次读取数据基本上都是CPUCache行的长度。但是真实程序中，实际每次数据访问的粒度是变化的。对于有些应用数据访问是无规则且粒度很小的，这样每次访问的固定的大数据粒度必然造成浪费；而对有些应用需要大量连续数据读写时，又需要将整个数据访问分割成多个内存事务进行，从而增加协议上的开销。这些实际上都造成了对访存带宽的浪费。

发明内容

为解决上述问题，本文提供了一种消息式内存访问装置及其访问方法。

本发明的目的是提高CPU内存通道的有效利用率，提出了一种消息式内存访问装置及其访问方法。

本发明公开了一种消息式内存访问装置，包括：

消息式命令总线，用于传输CPU生成的消息式访存指令，指示内存系统完成相应操作；

消息式内存控制器，用于将CPU的请求包装成消息包发送给存储模块，并解析存储模块返回的消息包将数据返给CPU；

消息通道，用于请求和应答消息包传送的通路；

存储模块，含有缓冲调度器，用于接收消息式内存控制器的请求包，完成相应的请求。

所述消息式命令总线还用于指定请求的访存长度，访存长度可大于或小于寄存器的长度；

请求的数据可返回至cache，或返回至CPU可寻址缓冲区，或不经cache返回至寄存器或寄存器组；

请求可附带数据访问优先级信息，用于指导消息式内存控制器和缓冲调度器中访存命令的调度，为内存系统提供调度依据。

所述消息式内存控制器还包括：

访存请求接口，用于CPU与消息式内存控制器进行请求交互的接口。

读写请求分配器，用于根据读写请求保留站的状态，控制能否将从访存请求接口接收到的访存请求插入到读请求状态表或是写请求状态表中，如果接收到的请求是写请求，则需要将写入到内存的数据暂存在写数据缓冲区中。

写数据缓冲区，用于暂存写请求的数据。

读数据缓冲区，用于暂存读请求的数据。

读写请求保留站，由读请求状态表和写请求状态表两部分组成，用于请求状态表为每个新接收的请求分配一个表项，在请求被缓冲调度器响应或是消息式内存控制器将请求响应给CPU时，请求状态表中对应的表项需要被更新或删除。

所述消息式内存控制器还包括：