[发明专利]具有扫描功能的有限翻转动态逻辑电路

说明书

技术领域

本发明涉及数字集成电路的高速动态门电路设计领域，具体涉及一种具有扫描功能的有限翻转动态逻辑电路。

背景技术

如图1所示，现有技术的有限翻转动态逻辑（Limited Switching Dynamic Logic: LSDL）电路的LSDL单元一般可分为两级：第一级是一个动态门电路1，用于对多输入复杂逻辑快速求值；第二级是一个N-C²MOS锁存器2。动态门电路1和N-C²MOS锁存器2共用一个时钟，当动态门电路1求值时，N-C²MOS锁存器2导通，输出数据更新；当动态门电路1预充时，N-C²MOS锁存器2关闭，输出数据保持。N-C²MOS锁存器2同时具有锁存和放大的功能，MOS管的利用率高，LSDL逻辑具有速度快、功耗低和面积小的优点，在高速数字电路的设计中具有良好的应用前景。但是由于现有技术的有限翻转动态逻辑每拍都要预充，但是由于N-C²MOS锁存器将动态门与输出隔离开来，降低了LSDL逻辑的有效翻转率。而且，随着芯片规模不断增大，芯片的可测性设计变得更加重要和困难。扫描链插入是提高芯片可测性的一项重要技术，连入扫描链的锁存器或触发器必须具有扫描功能。普通的LSDL逻辑不支持扫描功能，无法连接到扫描链中，导致与之相关的逻辑可测性降低。为了提高LSDL逻辑的设计可测性，需要对其进行改进，使其具有扫描功能。目前已有几种支持扫描功能的LSDL逻辑的实现方法，但是现有方法普遍具有延时、面积开销大的缺点。

发明内容

本发明要解决的技术问题是提供一种逻辑可测性好、延时影响小、总体面积开销小、功耗低的具有扫描功能的有限翻转动态逻辑电路。

为了解决上述技术问题，本发明采用的技术方案为：一种具有扫描功能的有限翻转动态逻辑电路，它包括外围模块和至少一个LSDL核心单元，所述LSDL核心单元包括动态门电路、N-C²MOS锁存器、扫描使能输入端口、扫描输入端口、扫描输出端口、用于在所述扫描使能输入端输入信号有效时将扫描输入端口的信号送至扫描输出端口输出的扫描输入逻辑，所述外围模块包括用于在所述扫描使能输入端输入有效信号时关闭所述动态门电路中下拉逻辑网络的使能控制模块，所述扫描输入逻辑的输入端分别与扫描使能输入端、扫描输入端口以及时钟信号相连，所述扫描输入逻辑的输出端与N-C²MOS锁存器的输入端相连，所述扫描输出端口与所述N-C²MOS锁存器的输出端相连；所述使能控制模块的输入端与所述扫描使能输入端相连，所述使能控制模块的输出端与下拉逻辑网络的控制端相连。

作为上述技术方案的进一步改进：

所述扫描输入逻辑包括依次串联的第一NMOS管和第二NMOS管，所述第一NMOS管位于靠N-C²MOS锁存器输入端的一侧，所述扫描使能输入端与第一NMOS管的栅极相连，所述扫描输入端口与第二NMOS管的栅极相连。

所述LSDL核心单元还包括用于将N-C²MOS锁存器的输出信号延时输出的扫描输出逻辑，所述扫描输出逻辑包括延时电路，所述扫描输出端口通过延时电路与所述N-C²MOS锁存器的输出端相连。

所述外围模块还包括用于产生窄脉冲信号的时钟产生模块，所述时钟产生模块的输入端与标准时钟信号相连，所述时钟产生模块的输出端分别与动态门电路、N-C²MOS锁存器以及扫描输入逻辑相连。

本发明具有下述优点：

1、本发明通过在LSDL核心单元增加扫描使能输入端口、扫描输入端口、扫描输出端口以及扫描输入逻辑、外围模块增加使能控制模块，通过扫描使能信号能够控制LSDL核心单元在正常和扫描两种工作模式之间切换，能够支持扫描功能以及构建扫描链，逻辑可测性好；而且其实现未增加关键路径上的NMOS管的堆叠高度，对关键路径的延时影响小。

2、本发明包括外围模块和至少一个LSDL核心单元，外围模块和LSDL核心单元相互独立，能够实现外围模块中使能控制模块的共用，总体面积开销小、功耗低。