[发明专利]自动判断仿真芯片进入稳态的仿真器

说明书

技术领域

本发明涉及一种处理器芯片仿真器，特别是涉及一种自动判断仿真芯片进入稳态的仿真器。

背景技术

处理器芯片内有用户开发的用户程序，在用户程序的编写和调试中，所使用的工具一般是处理器芯片仿真器。仿真器内使用包含产品处理器芯片各项功能的仿真芯片，用于模拟产品处理器芯片的工作行为，在功能和性能上均十分接近产品处理器芯片，仿真芯片与仿真器主机配合实现用户程序的仿真运行和各项调试功能。由于仿真器仅在系统产品开发、调试用户程序的阶段使用，对芯片厂商而言其市场需求量要远远小于产品芯片的需求量，如果像产品处理器芯片一样专门流片仿真芯片，昂贵的流片费用分摊到每颗仿真芯片上，会造成仿真器的价格极为高昂，客户不愿购买进而导致无法使用产品芯片，不利于产品芯片的市场推广。因此，近年来处理器芯片厂商在设计制作仿真芯片时，通常都是采用FPGA(Field Programmable Gate Array，现场可编程门阵列)加上针对目标处理器芯片设计的FPGA网表来作为仿真芯片使用的。

仿真器上电后，需要仿真芯片先进入稳定工作状态，仿真器其他部件才能与其进行通信，仿真芯片开始读取和执行用户程序，以实现各种仿真、调试功能。如果仿真器上电后，仿真芯片尚未进入稳态，仿真器其他部件就与其开始通信，会导致通信出错，仿真芯片开始读取用户程序也会出现执行错误的状态。为防止出现上述出错情况，现有仿真器中在仿真器上电后，除仿真芯片外地仿真器部件会设计成等待一段固定的时间(设置等待延时)，以确信仿真芯片进入稳态了，才与仿真芯片开始通信、允许仿真芯片读取和执行用户程序(仿真器的存储器内)。但是由于仿真器产品的个体、所用器件(批次、型号)特性存在差异，仿真芯片进入稳态的时间存在一个范围，上述等待的固定时间必须估计并设置成大于这个范围的最大值。这个值很难十分准确的估计，如果估计的太大，仿真器上电过程所需时间加大就会影响用户使用感受和工作效率，如果估计不足就会造成仿真器系统的不稳定。特别是仿真器使用陈旧后仿真芯片老化等原因，很可能出现仿真芯片达到稳态时间拉长，超出预设的等待时间的情况。以FPGA器件实现仿真芯片的仿真器中，由于FPGA还有一个从存放网表的非易失性存储器加载仿真芯片网表的过程，如果这个过程受到干扰(电磁干扰等)，FPGA会自动重新加载网表，这样仿真芯片进入稳态的时间就会发生变化，超出预设的仿真器其他部件等待仿真芯片进入稳态时间，导致系统出错。

发明内容

本发明要解决的技术问题提供一种自动判断仿真芯片进入稳态的仿真器，能够在仿真器上电后，自动查询和判断仿真芯片是否已进入稳定状态。

为解决上述技术问题，本发明的自动判断仿真芯片进入稳态的仿真器，包括：仿真芯片，存储器，监控模块和仿真模块；所述仿真芯片和监控模块之间通过第一标准数据/地址总线连接，所述仿真芯片和仿真模块之间通过仿真通信通道连接，所述监控模块和存储器之间通过第二标准数据/地址总线连接，所述监控模块与仿真模块之间通过一根控制信号线连接；

所述监控模块能监控其与仿真芯片连接的第一标准数据/地址总线中的数据线上数据的输入/输出方向；当所述监控模块监测到其与仿真芯片之间标准数据/地址总线中的数据线上的数据，输入仿真芯片并从仿真芯片输出有正确的传输过程，即判断仿真芯片已进入稳态。

监控模块依据判断仿真芯片是否处于稳态，进而通过与仿真模块连接的控制信号线控制仿真模块是否通过仿真通信通道与仿真芯片开始交互

所述数据从仿真芯片的输入到输出有正确的传输过程，判断的依据是，所述监控模块内包含一条“用户数据区写入”程序语句，仿真器上电后，监控模块把这条“用户数据区写入”程序语句放到与仿真芯片连接的第一标准数据/地址总线上供仿真芯片读取和执行；该条程序语句在被读取时，所述第一标准数据/地址总线中的数据线上有数据输入仿真芯片，该条程序语句在被仿真芯片执行后，所述第一标准数据/地址总线中的数据线上有数据从仿真芯片输出。

所述监控模块通过与存储器连接的第二标准数据/地址总线读取所述存储器存储的用户程序，并供仿真芯片通过仿真芯片与监控模块之间连接的第一标准数据/地址总线读取。

所述仿真芯片模拟产品处理器芯片功能，通过与监控模块连接的第一标准数据/地址总线读取并执行用户程序。

所述仿真芯片与仿真模块之间通过仿真通信通道进行交互和数据(芯片状态信息、寄存器值等)传递，实现仿真调试功能(状态观察、数据修改等)。