[发明专利]当执行迭代处理连续数据的程序时减少对存储器IO请求的数量

说明书

背景

相对于传统顺序处理，并行处理可被应用在计算机系统中以获得更快的应用程序执行。例如，单指令多数据(SIMD)指令是并行处理的示例，在该并行处理过程中，单个指令同时运行在多个数据上。这样的SIMD指令可以帮助加速应用程序中的数据处理，这些应用程序包括：多媒体、视频、音频的编码与解码、三维(3-D)图形和图像处理。

然而，在支持并行处理的计算机系统中，例如，在信号处理操作(例如图形操作，如过滤或卷积运算)的若干次迭代中可重复使用一些相同的数据元素。例如，为了处理图像或图像的一部分，可将同样的图形指令及输入数据迭代地应用到图像中的多个像素。对于该图形指令的每次迭代，可使用来自先前迭代中的相同像素中的一些。然而，对于每次迭代，可能从存储器中重新加载该图形指令所用的数据元素，这会降低并行处理架构执行该图形指令的效率。

附图简要说明

本领域技术人员通过阅读下面的说明书和所附的权利要求，并通过参考以下附图，将发现本发明实施例的各种优点变得显而易见，其中：

图1是示出根据实施例的示例性计算机系统的框图，该计算机系统用于在执行迭代处理连续数据的程序时减少对存储器IO请求的数量；

图2是示出图1的示例性计算机系统的示例性寄存器的框图；

图3是根据实施例的在执行迭代处理连续数据的程序时减少对存储器IO请求数量的方法的示例的流程图；

图4是示出本发明的示例性系统的框图；以及

图5是示出示例性小形状因数设备的框图，其中图4的系统组件可以被实例化。

具体描述

本发明的各种实现方式提供了在执行迭代处理连续数据的程序时减少对存储器IO请求数量的装置和方法。

图1示出了示例性计算机系统100，用于在执行迭代处理连续数据的程序时减少对存储器IO请求数量。

该系统100可以包括处理器105，该处理器105通过CPU总线120耦合到总线控制器110。总线控制器110可包括存储器控制器115。在一些实施例中，存储器控制器115在总线控制器110的外部。存储器控制器115可以通过存储器总线127将处理器105与系统存储器125连接。在一些实施例中，系统存储器125被描述为系统100中的“主存储器”。

在一些实施例中，系统存储器125可存储要由处理器105执行的信息和指令。系统存储器125可存储数据，该数据将由处理器访问以实现(例如)用于执行图形操作(如过滤或卷积操作)的代码或执行任何其它迭代地应用指令到连续数据元素的程序的代码。系统存储器125可包括动态随机存取存储器(DRAM)模块，该模块可被存储器控制器115访问。在一些实现方式中，系统存储器125还可用于存储将被处理的一个或多个图像帧的部分像素。系统存储器125还可以用于在处理器105执行指令期间存储临时变量或其它中间信息。

计算机系统100还可包括耦合到存储器总线127的只读存储器(ROM)124(和/或其它静态存储设备)，用于为处理器105存储静态信息和指令。数据存储设备126(例如，磁盘、光盘和/或其它机器可读介质)也可被耦合到存储器总线127以存储处理器105的信息和指令。例如，数据存储设备126可包括用于执行图形操作(如过滤或卷积操作)或任何其它迭代地应用指令到连续数据元素的程序的代码。

在一些实施例中，处理器105可包括执行单元130、多个寄存器135、高速缓存140和解码器145。

该执行单元130可以执行由处理器105接收的指令，除了识别通常在通用处理器上实现的指令，所示的执行单元130识别在打包指令集150中的指令，该打包指令集在打包数据格式上执行操作。

该执行单元130可耦合到高速缓存140和解码器145。高速缓存140可用于高速缓存来自例如系统存储器125的数据和/或控制信号。解码器145可用于将由处理器105接收的指令解码为控制信号和/或微代码入口点。响应于这些控制信号和/或微代码入口点，所示的执行单元130执行适当的操作。

执行单元130可通过内部总线155耦合到寄存器135。寄存器135可以用于存储信息，该信息包括控制/状态信息、整型数据、浮点数据和打包数据。术语“寄存器”并不限于特定类型的电路。更确切地说，寄存器是能够存储和提供数据并能执行本文所描述功能的任何设备。