[发明专利]宏晶体管器件

说明书

背景技术

深亚微米工艺节点中(例如，45nm及以后)的集成电路设计涉及大量复杂的挑战，并且并入了诸如晶体管和变容管之类的微电子组件的电路已经面临这些水平的特别的复杂，特别是对于最优的器件参数和电路性能。随着工艺比例缩放进一步地发展，这些复杂的问题和限制将变得更显著。

附图说明

图1是根据本发明的实施例配置的串联宏晶体管(macro-transistor)的示意图；

图2是根据本发明的实施例配置的并联-串联宏晶体管的示意图；

图3是根据本发明的实施例配置的多阈值宏晶体管的示意图；

图4是示出了输出电阻作为输出电压的函数的给定的工艺节点中的仿真结果的图表；

图5A是根据本发明的实施例配置的动态-调谐的器件的示意图；

图5B和5C分别示意性地示例了根据本发明的实施例配置的图5A中示出的可调谐器件的范例实施方式；

图6展示了如何能够根据本发明的实施例来对诸如图5A-C中示出的动态-调谐的器件之类的动态-调谐的器件的I-V曲线进行数字调谐以匹配目标I-V，从而补偿工艺偏移(process skew)和工艺变化(process variation)；

图7是根据本发明的实施例的n-阱变容管配置中的NMOS宏晶体管的示意图；

图8A示例了根据本发明的实施例配置的平面型宏晶体管结构的透视图；

图8B示例了根据本发明的实施例配置的非平面型宏晶体管结构的透视图；

图8C示例了根据本发明的实施例配置的宏晶体管结构的横截面视图；

图8D示例了图8A-8C中所示的宏晶体管结构的示意的电路，图8E示出了根据本发明的实施例宏晶体管结构如何能够是四端子MOSFET器件；

图9示例了根据本发明的范例实施例的利用一个或多个宏晶体管结构而实施的计算系统。

具体实施方式

公开了宏晶体管结构。在一些情况下，宏晶体管结构具有类似于长沟道晶体管的相同数量的端子和特性(例如，更高的R_out和更低的器件-到-器件的变化)，但是适合于深亚微米技术深亚微米工艺节点(例如，45nm、32nm、22nm、以及更小)中的模拟电路。例如利用构造的和串联布置的多个晶体管并且利用晶体管的栅极连结在一起能够实现通常被称为晶体管堆叠(transistor stack)的宏晶体管结构。利用多个并联的晶体管能够实现堆叠内的串联的晶体管中的一个或多个晶体管和/或堆叠内的串联的晶体管中的一个或多个晶体管能够具有不同于堆叠中的其它晶体管的阈值电压的不同的阈值电压。或者，能够静态地或动态地控制宏晶体管内的串联的晶体管中的一个或多个晶体管以调谐宏晶体管的性能特性。宏晶体管结构能够用于任何数量的应用，诸如其中期望具有相对高的R_out的短栅极晶体管的那些应用。宏晶体管结构也能够用于例如提高变容管特性。

总体概述

如之前所指出的，存在大量在以深亚微米工艺水平(例如，45nm及以后)来制造半导体器件中出现的复杂的问题，并且并入了诸如晶体管或变容管之类的微电子组件的电路已经面临这些水平的特别的复杂化，特别是对于最优的器件参数和电路性能。例如，这样的复杂化包含模拟电路中的p型金属氧化物半导体(PMOS)和n型金属氧化物半导体(NMOS)晶体管的降低的输出电阻(R_out)和增大的变化、以及MOS变容管的减小的调谐范围。

例如通过使用长的栅极长度可以处理晶体管的低的输出电阻的问题。然而，工艺比例缩放可能往往限制任意选择栅极长度的能力。在45nm的工艺节点中，例如，栅极长度的范围对模拟使用是有效的，但是最长的有效的栅极长度对于足够的模拟性能可能是太短的(取决于期望的模拟应用的需要)。有源极反馈能够用于提高输出电阻，但是增大功率消耗。也能够使用共源共栅，但是典型地需要共源共栅偏置电压的生成，其可以增大电路的复杂性。变容管的减小的电容调谐范围的问题任然未处理且未解决，并且将可能变为显著的问题，例如关于14nm工艺节点和以后，以及对于利用FinFET技术而实施的变容管。