[发明专利]锁相环中的杂散抑制

说明书

技术领域

本发明大体涉及频率控制器件，具体而言，涉及锁相环（PLL）中的杂散抑制。

背景技术

如所属领域所公知，锁相环（PLL）电路应用于需要电路同步的领域。在现代数字接收器中，锁相环电路可以不通过硬接线方式来实施，而是可以作为软件或者可以基于微处理器来实施。锁相环一般包含三个基本组件。相位检测器、环路滤波器以及压控振荡器。由于传入信号与生成的信号会相对于彼此而改变，因此相位差或误差被用作进入环路滤波器的随时间变化的信号。环路滤波器一般将锁相环的响应调节到误差信号中的变化值。精心设计的锁相环能够跟踪传入信号的相位改变，但是不会对接收器中的噪声过度敏感。

在许多应用中，集成锁相环的频率输出的纯度是一个重要因素。用于数字逻辑电路中的时钟可以通过寄生效应和浪涌耦合到锁相环的其他部分。这些干扰可能在锁相环的输出端处产生杂散音调（spurious tone），在本文本中，杂散音调也称作RF“杂散”。

杂散抑制一般通过仔细选择环路带宽、布局和信号路由等锁相环参数来实现。还可以采用差分逻辑来减小功率或电压供应线上的波纹。杂散抑制还可以通过屏蔽来实现。然而，因屏蔽而产生的量或杂散抑制通常是极小的。减小环路带宽并不是优选的，因为减小带宽可能延长锁相环的锁定时间并使得环路滤波器的并入更加困难。压控振荡器的噪声贡献也可能增大。

因此，需要提供一种系统，这种系统能抑制耦合引起的杂散并解决所确认问题中的至少一些问题。

发明内容

如本文本中所述，示例性实施例克服了本领域中已知的上述或其他缺点中的一个或多个缺点。

示例性实施例的一个方面涉及一种用于减小锁相环中的杂散影响的装置，所述锁相环具有一个Σ-Δ调制器和多个数字电路。在一个实施例中，所述装置包含时钟抖动电路（clock dithering circuit），所述时钟抖动电路耦合到所述Σ-Δ调制器和所述数字电路这些器件中的每一者。每个时钟抖动电路经配置以使相应第一和第二时钟输入信号的侧翼（flank）抖动，并针对所述Σ-Δ调制器和所述数字电路中的每一者生成一个经抖动的时钟输出信号。每个经抖动的时钟输出信号的频率与所述相应第一和第二时钟输入信号的频率一致，并且每个经抖动的时钟输出信号与所述相应第一和第二时钟输入信号之间存在相移并且所述相移不断地改变。

另一方面，示例性实施例涉及一种方法。在一个实施例中，所述方法包含在具有一个Σ-Δ调制器和多个数字逻辑电路的集成锁相环中抑制频率杂散生成，具体方式为，将时钟输入信号馈送到具有N个可控延迟单元的延迟线中。将所述时钟输入信号划分成数目为M的一组离散相位。调整通过所述延迟线的所述时钟输入信号的总延迟，从而使M个离散相位的平均延迟成为所述时钟输入信号的周期的函数。从所述N个可控延迟单元中一者的输出中选择时钟输出信号，所述时钟输出信号相对于所述时钟输入信号发生相移。所述时钟输出信号的选择不断地改变相对于所述时钟输入信号的相位，所述时钟输出信号被提供给所述Σ-Δ调制器和所述数字逻辑电路。

通过参阅以下结合附图考虑的详细描述，可以清楚地了解示例性实施例的这些和其他方面以及优点。但应理解，附图仅用于说明，并不作为对本发明范围的界定，本发明的范围应参考随附的权利要求书。此外，附图未必按比例绘制，除非特别说明，否则附图仅用于从概念上说明本文本中所述的结构和过程。另外，可以使用具有合适尺寸、形状或类型的任何元件或材料。

附图说明

在附图中：

图1是现有技术的典型锁相环架构的块图。

图2是将所揭示实施例的各方面并入的杂散抑制系统的块图。

图3是将所揭示实施例的各方面并入的系统中用于抑制杂散的基于DLL的时钟抖动电路的块图。

图4是受DLL控制的延迟线的输出的图解。

图5是将所揭示实施例的各方面并入的系统的控制块的块图。

图6是将所揭示实施例的其他方面并入的系统的控制块的块图。

具体实施方式

图2图示了用于减小锁相环中的杂散影响的装置的一个实施例，所述锁相环具有Σ-Δ调制器和数字电路。时钟抖动块102经配置以抖动参考时钟输入信号32的侧翼并生成时钟输出信号26，其中每个时钟输出信号26的频率与参考时钟输入32的频率一致，并且其中每个参考时钟输入信号32与相应时钟输出信号26之间存在相移并且所述相移随机地改变。