[发明专利]锁相环中的杂散抑制

权利要求书

1.一种用于减小锁相环电路中的杂散影响的装置，其特征在于，所述装置包括：

一个Σ-Δ调制器，其耦合到所述锁相环电路；

多个数字电路，其耦合到所述Σ-Δ调制器；

一个时钟抖动电路，其耦合到所述Σ-Δ调制器和所述数字电路这些器件中的每一者，每个时钟抖动电路经配置以使相应第一和第二时钟输入信号的侧翼抖动，并针对所述Σ-Δ调制器和所述数字电路这些器件中每一者生成一个经抖动的时钟输出信号；并且

其中每个经抖动的时钟输出信号的频率与所述相应第一和第二时钟输入信号的频率一致，并且每个经抖动的时钟输出信号与所述相应第一和第二时钟输入信号之间存在相移并且所述相移不断地改变；

所述时钟抖动电路包括：

一条延迟线，其包括一个或多个可控延迟单元，所述延迟线经配置以接收时钟输入信号，并且将所述时钟输入信号划分成数目为M的一组离散相位。

2.根据权利要求1所述的装置，其特征在于，所述时钟抖动电路进一步包括：

一个控制块，其耦合到所述延迟线中每个可控延迟单元的输出端和延迟控制输入端，所述控制块经配置以调整所述延迟线的延迟，以使总数目为N的所述可控延迟单元中前M个相位的总延迟成为所述时钟输入信号的周期的函数。

3.根据权利要求2所述的装置，其特征在于，所述控制块包括：

一个多路复用器，其耦合到每个可控延迟单元的所述输出端；以及

一个计数器，其耦合到所述延迟线中最后一个延迟单元的输出端，所述计数器经配置以基于所述最后一个延迟单元的输出与所述时钟输入信号的周期比较而生成经配置以增大或减小所述延迟的量的延迟控制信号。

4.根据权利要求2所述的装置，其特征在于，所述控制块经配置以选择M个离散相位的数目，所述数目是小于或等于延迟单元的所述总数目N的固定数目。

5.根据权利要求2所述的装置，其特征在于，所述控制块进一步经配置以选择M个离散相位的数目，所述数目是小于或等于延迟单元的所述总数目N的随机变化数目。

6.根据权利要求2所述的装置，其特征在于，所述延迟线中所述前M个相位的所述总延迟基本上等于所述时钟输入信号的一个输入时钟周期。

7.根据权利要求2所述的装置，其特征在于，所述延迟线中所述前M个相位的所述总延迟基本上等于输入时钟信号的半个输入时钟周期。

8.根据权利要求2所述的装置，其特征在于，所述控制块进一步经配置以选择所述一个或多个可控延迟单元的输出作为时钟输出信号。

9.根据权利要求8所述的装置，其特征在于，所述控制块经配置以按照随机的方式选择所述一个或多个可控延迟单元中一者的输出作为所述时钟输出信号。

10.根据权利要求1所述的装置，其特征在于，所述时钟抖动电路是延迟锁定环电路。

11.一种用于在具有一个Σ-Δ调制器和多个数字逻辑电路的集成锁相环中抑制频率杂散生成的方法，其特征在于，所述方法包括：

将时钟输入信号馈送到具有N个可控延迟单元的延迟线中；

将所述时钟输入信号划分成数目为M的一组离散相位；

调整通过所述延迟线的所述时钟输入信号的总延迟，其中所述M个离散相位的平均延迟是所述时钟输入信号的周期的函数；

从所述N个可控延迟单元中一者的输出中选择时钟输出信号，所述时钟输出信号相对于所述时钟输入信号发生相移，所述时钟输出信号的选择不断地改变相对于所述时钟输入信号的所述相移，所述时钟输出信号被提供给所述Σ-Δ调制器和所述数字逻辑电路。

12.根据权利要求11所述的方法，其特征在于，所述延迟线所提供的所述总延迟等于所述时钟输入信号的半个周期。

13.根据权利要求11所述的方法，其特征在于，所述延迟线所提供的所述总延迟等于所述时钟输入信号的一个周期。

14.根据权利要求11所述的方法，其特征在于，进一步包括：

将所述时钟输入信号的周期划分成M个离散相位，其中M是固定的。

15.根据权利要求11所述的方法，其特征在于，进一步包括：

将所述时钟输入信号的周期划分成M个离散相位，其特征在于，M是随机选择的。