[发明专利]基于FPGA实现的并联型重复控制系统

说明书

技术领域

本发明涉及电源逆变电路谐波治理技术领域，尤其涉及一种用于消除特定次谐波的基于FPGA实现的并联型重复控制系统。

背景技术

在有源滤波、逆变器、交流逆变电源及新兴的光伏并网等领域，信号的谐波治理一直是最关键的技术，直接关系到输出装置整体的质量和运行效率，因此采用合理的重复控制策略尤为重要。现在常用的重复控制方式主要有常规PID控制、无差拍控制以及滑模控制，而利用“重复信号发生器”内模结构的重复控制技术因其能实现类似周期性积分控制、能利用超前环节实现对误差的周期性补偿以达到无静差控制，而得到更广泛应用。

但是，传统的重复控制器只是针对输出整体控制，而大多数被控对象(逆变器)的相位滞后随着频率的增加而增加，虽然可以通过试验选择最合适的参数，使超前环节能够在相当宽的频率范围内拟合被控对象的特性，但是毕竟效果有限。理论上分析可以知道，针对特定次谐波可以设计重复控制器完全消除其影响，因此可以设计多个特定次谐波重复控制器，使其输出作用累加到被控对象，从而实现更好的控制效果。近几年来，工频50Hz领域的相关研究越来越多，但是重复控制技术在中频甚至更高频率领域的应用却很少，究其原因，很重要的一方面就是中频领域需要很高的开关速度，以中小功率400Hz电源为例，其开关频率都在20KHz以上，而重复控制算法更涉及到大量的乘除运算，这对CPU提出了很高的要求，当前一般采用高速DSP实现，但是当开关频率变得更高时，DSP也已经力不从心，并联型重复控制器对于DSP实现来讲是时间的累加，无法实施。现有的FPGA技术具有运行速度快、可并行处理等优点，若能将其应用到重复控制领域，可适应更高的开关速度，多个控制回路并行运算而不占用额外时间，因此利用FPGA实现对中频电源的控制具备实现的可能，而当前相关的研究却很少，更没有将此技术产品化。

发明内容

针对目前这种状况，为解决中高频电源的重复控制问题，本发明提供了一种基于FPGA实现的并联型重复控制系统，利用FPGA的并行处理功能，实现重复控制器输出的累加。

本发明采用的技术方案如下：一种基于FPGA实现的并联型重复控制系统，包括AD芯片、FPGA数字控制器、逆变电路和LC滤波电路，所述FPGA数字控制器包括用于与AD芯片连接的AD接口模块、PID控制模块、n个并联的分别控制特定次谐波的重复控制器模块以及用于累加重复控制器输出结果的累加模块，累加模块的输出端连接逆变电路，逆变电路输出端通过LC滤波电路与AD芯片连接；所述重复控制器模块包括重复信号发生器模块和补偿模块，所述重复信号发生器模块包括一闭环电路，其前向通道上设有传递函数Q(z)*z^-N，传递函数的输出又反馈到闭环电路的输入端。

本发明利用FPGA设计并联型重复控制系统，可针对不同的谐波分别设计重复控制器，然后使调节作用累加，作用到中频电源的输出上，从而基本消除谐波，提高输出质量。AD接口模块负责与外部的AD芯片实时通讯，采样电源参数，并进行初步处理并保存，每个采样周期结束时，将采样数据输出到重复控制器模块。为方便数字化实现，本发明将原来的重复信号发生器模块内模结构进行改进，将Q(z)*z^-N放到前向通道上，这样就可以去掉周期延迟模块，使结构更简单。

上述重复信号发生器模块中的Q(z)为低通滤波器，为设计简单化，可取一个略小于1的常数来代替，削弱积分作用，增加系统的稳定性和鲁棒性。这是因为当忽略Q(z)时，从内模可以看出，系统存在N个位于单位圆上的开环极点，使开环系统处于临界振荡状态，只要P(z)与实际稍有偏差，闭环系统就会发散，处于不稳定状态，因此，加入Q(z)环节后，削弱积分作用，换取稳定性，此处取Q(z)=0.96875。

所述补偿模块的组成为C(z)= K_r*z^k*S(z)，其中K_r为重复控制增益，z^k为超前环节，S(z)为一二阶低通滤波器。在此，取K_r<1，消除P(z)谐振峰值，用以保证稳定性，z^k用于补偿C(z) 及P(z)引起的相位滞后，S(z)用来消除P(z)谐振峰值，增加前向通道的高频衰减能力，提高系统稳定性和抗干扰能力。