[发明专利]一种多相时钟产生及传送电路

说明书

技术领域

本发明涉及半导体集成电路中的多相时钟产生及传送技术

背景技术

在半导体集成电路中，需要采用频率一样的、保持额定相位差的多个时钟，这样的多个时钟被称为多相时钟。在采用多相时钟的场合下，以往采用锁相环等构成的时钟发生电路生成多相时钟并进行输出，然后再将多相时钟传送到所需的电路模块。如图1所示的传统的多相时钟产生及传送电路，多相时钟的产生采用传统的锁相环PLL结合延时锁相环DLL技术(或者PLL结合延迟单元技术)，为了将多相时钟分配到所需的电路单元模块中，采用专用布线的技术，采用该方式实现的多相时钟由于传送过程中没有检测及调整机制，由于工艺的影响，很容易造成相位的偏差。并且如果各多相时钟要求的驱动能力不一样，为了提高某些时钟的驱动能力，需要更大驱动能力的驱动电路，采用如图2所示的传统的根据专用布线的方式并结合不同的缓冲单元进行多相时钟传送，容易造成相互间额定相位差的差异。并且，当时钟产生电路与时钟接收电路在芯片布局相距较远的情况下，传统的多相时钟传送技术使用的传送线受到芯片内部环境的噪声影响，将会增加一定的抖动。因此，接收多相时钟的各电路模块中就无法保证各相的时钟之间的相位关系，其结构就会导致多相时钟的相位不准确，从而引起电路的错误动作。

发明内容

本发明的主题是用于高速集成电路如微处理器及时间交织ADC的各通道的时钟信号所需的多相时钟信号的产生及传送等。为了实现产生的多相时钟能够达到额定相位差准确且低抖动地传送到所需的被驱动电路，如图3所示，本发明包含多相时钟产生电路1和多相时钟传送电路2。多相时钟产生电路包含频率倍增模块和多相时钟生成模块，频率倍增模块以锁相环的方式生成频率为参考时钟频率m倍的信号clk_0并将其作为多相时钟生成模块的时钟输入，多相时钟生成模块以延迟线或者延迟锁相环的方式产生多相时钟clk_1-clk_n。多相时钟传送电路对于任意相位的时钟clk_j(j＝1…n)都提供特定的传送通路，其电路包含时钟传送模块Tj_a、时钟传送模块Tj_b、传送线Lj_a、时钟反馈线Lj_b。如图3所示CLKj经过时钟反馈线Lj_b与clk_j一起进入时钟传送模块Tj_a，时钟传送模块Tj_a将两者的相位比较结果得到，进而通过内部处理产生适当相位的同频信号经传送线Lj_a传送到时钟传送模块Tj_b，时钟传送模块Tj_b对输入的时钟进行适当调节(如驱动能力的调整等)，输出给被驱动电路所需的时钟信号CLKj。通过如上所述的方法，只需确保传送线L1_b-Ln_b长度相等，所受影响相同，就能产生时钟信号CLK1-CLKn确保任意两者间的相位差与clk_1-clk_n对应的两个被传送时钟间相位差相等。且本发明提供的方法可以将时钟传送模块Tj_a(j＝1…n)与多相时钟产生电路布局靠近，而与时钟传送模块Tj_b分开布局。高速半导体集成电路中时钟传送模块Tj_b经常与被驱动的电路布局靠近，而多相时钟产生电路多与参考时钟源布局靠近，同时基于锁相环的频率倍增模块，及基于延迟锁相环的多相时钟生成模块和基于锁相环或者延迟锁相的时钟传送模块Tj_a(j＝1…n)均是噪声的主要产生源，将这些噪声源与被驱动电路分开布局，可以减小这些噪声源对被驱动电路的影响。而时钟传送电路主要是基于锁相环或者延迟锁相环技术，其对输入时钟的相位噪声有一定的滤波作用，可以在一定程度上减小所需多相时钟的抖动。

附图说明

图1为传统的多相时钟产生及传送电路，其中：1-多相时钟产生电路，2a-多相时钟传送线；

图2为传统的多相时钟产生及传送电路，其中：1-多相时钟产生电路，2b-带有驱动能力的传送电路；

图3为本发明提出的多相时钟产生及传送电路原理，其中：1-多相钟产生电路，2-多相时钟传送电路；

图4为实施一采用的多相时钟传送电路，其中：3-时钟传送模块Tj_a，4-时钟传送模块Tj_b；

图5为实施二采用的多相时钟传送电路，其中：3a-时钟传送模块Tj_a，4a-时钟传送模块Tj_b。

具体实施方式

下面关于本发明的实施方式，参照附图进行说明。

实施例一(结合图3、图4)