[发明专利]可降低方块电阻的铜互连结构的制造方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种可降低方块电阻的铜互连结构的制造方法。

背景技术

在半导体集成电路工业中，高性能的集成电路芯片需要高性能的后段电学互连。金属铜由于它的低电阻率特性，在集成电路芯片中得到了越来越广泛的应用。但是，随着集成电路技术的进步，芯片复杂程度的增加，后段互连的复杂度和长度越来越大，这意味着芯片内的后段互连线的电阻成为性能的瓶颈之一。如何有效地降低电阻，成为集成电路中的一个重要研究课题。

从电阻计算公式，我们可以得到一些启发：

R=ρls=ρ*LW*H]]>

公式中，R代表电阻，ρ代表材料的电阻率，L代表导线长度，W代表互连线宽度，H代表互连线的厚度。随着芯片尺寸的缩小，密度的提高和芯片复杂度的提高，互连线的宽度不断减小，互连线的总长度L也无可避免的增大，因此，从上述公式可知可以减小电阻的因素只剩下电阻率和厚度了。而从铝互连改进到铜互连，就是通过降低互连线的电阻率从而实现总体互连层的电阻的降低，但是，对于同种材料而言，其电阻率基本是一定的。因此，可以用于降低铜互连线的电阻的唯一因素就只有提高互连线的厚度H了。

但是，由于金属填充工艺和刻蚀工艺的限制，嵌入式的铜互连结构要成功实现，其基本工艺条件要求高宽比不能过大，即对于某一宽度的铜互连线，其厚度不能太厚。因为厚度太厚，意味着沟槽结构深度很大，将不利于刻蚀工艺控制蚀刻的形貌和尺寸，而金属填充工艺也比较难完成完全填充，这样反而会增大方块电阻，降低互连的可靠性，带来非常不利的影响。因此不可能无限制的增大互连线的整体厚度来降低方块电阻。

发明内容

本发明的目的是提供一种可降低方块电阻的铜互连结构的制造方法，以实现选择性的增加部分金属线的厚度，降低方块电阻，从而提高芯片的速度和降低损耗，最终实现提高芯片性能的目的。

为解决上述问题，本发明提供一种可降低方块电阻的铜互连结构的制造方法，包括如下步骤：

提供包括一前层铜互连层的半导体基底；

依序在所述半导体基底上形成刻蚀阻挡层、介电层、介电保护层和金属硬掩膜层；

通过光刻和刻蚀，在介电保护层中形成多个第一深度的沟槽图形；

在部分所述第一深度的沟槽图形中继续刻蚀介电保护层，形成第二深度的沟槽图形，其中所述半导体基底的前层铜互连层中，与所述第二深度的沟槽图形相对应的位置不存在通孔；

通过光刻和刻蚀形成与所述第一深度的沟槽图形相连通且贯穿介电保护层和部分介电层的通孔图形，其中所述第二深度的沟槽图形的深度小于第一深度的沟槽图形和通孔图形的总深度；

采用刻蚀工艺，对所述第一深度的沟槽图形、第二深度的沟槽图形和通孔图形同步往下刻蚀直至通孔图形底部的介电层被完全去除，形成第一深度沟槽、第二深度沟槽和通孔；

去除通孔底部的刻蚀阻挡层，使得通孔与所述半导体基底内的前层铜互连层连接；

在第一深度沟槽、第二深度沟槽和通孔内溅射沉积金属扩散阻挡层和铜籽晶层，采用电镀工艺进行铜填充；

采用化学机械研磨去除介电层上多余的金属铜、金属硬掩膜层和介电保护层，形成铜互连。

作为优选，所述第二深度沟槽的深度大于第一深度沟槽的深度且小于第一深度沟槽和通孔的总深度。

作为优选，所述刻蚀所采用的工艺为干法刻蚀。

作为优选，所述介电层采用化学气相淀积或旋转涂覆工艺形成，所述介电层采用低介电常数材料，介电常数为2～4.2。

作为优选，所述金属硬掩膜层的材料为TiN或TaN。

与现有技术相比，本发明的一种可降低方块电阻的铜互连结构的制造方法采用双大马士革工艺通过光刻和刻蚀增加铜互连线中特定区域的沟槽深度，使得填充在该沟槽中的铜互连线厚度增加，选择性地降低该沟槽区域的铜互连线的方块电阻，在不增大工艺难度的情况下最大程度的降低铜互连结构的方块电阻，从而可以降低芯片的信号延迟，提高芯片的整体性能。

附图说明