[发明专利]制造半导体器件的方法

说明书

相关申请的交叉引用

本申请要求2010年11月17日提交的申请号为10-2010-0114395的韩国专利申请的优先权，本文通过引用包括该申请的全部内容。

技术领域

本发明的示例性实施例总的来说涉及一种制造半导体器件的方法，更具体而言，涉及一种能够使栅线弯曲现象的发生减少/最小化的制造半导体器件的方法。

背景技术

半导体器件包括单元区和外围区。单元区包括用于储存数据的多个存储器单元，外围区包括用于对存储器单元进行编程、读取和以其他方式控制存储器单元的不同功能模块。在此，外围区不仅可以包括低电压晶体管而且还包括用于提供高电压的高电压晶体管。在现有的非易失性存储器件的情况下，单元区包括存储器单元晶体管和选择晶体管。存储器单元晶体管的栅极端子相互连接以形成字线，且选择晶体管的栅极端子相互连接以形成选择线。另外，高电压晶体管和低电压晶体管的栅极端子分别相互连接以形成高电压线和低电压线。

字线、选择线以及高电压线和低电压线被称为栅线。根据现有的非易失性存储器件，单元区中的栅线的密度比外围区中的栅线的密度高。换言之，单元区中的每个栅线之间的间距比外围区中每个栅线之间的间距窄。

随着不断努力使半导体器件高度集成化，栅线的线宽不断变窄，栅线的高度与线宽之比也被升高。但是，提高高度与线宽之比会导致栅线弯曲现象，所述栅线弯曲现象将在下面参照附图详细描述。

图1是三维(3D)视图，图2是说明上述现象的照片。

参照图1，在半导体衬底10上形成栅线12(GL)之后，执行用于在半导体衬底10中形成结的离子注入工艺。在此，半导体器件10具有有源区和隔离区。对单元区(未示出)和外围区(未示出)的每个都执行用于形成结的离子注入工艺。例如，为了在单元区中形成结，使用具有与要形成结的区域相对应的开放窗口的掩模图案来执行离子注入工艺。下面详细描述形成掩模图案的工艺。

为了形成掩模图案，形成用于掩模图案的光致抗蚀剂层，并执行曝光和显影工艺以形成掩模图案。使用显影剂14执行显影工艺以去除被曝光的光致抗蚀剂层。在这种情况下，栅线12可能因为在栅线12之间产生由于显影剂14和光致抗蚀剂层的原因所导致的张力F而弯曲。根据栅线12之间的间距S、栅线12的高度H以及栅线12的长度L来确定张力F。参照以下等式1来更详细地描述张力F。

【等式1】

F=cosΘSxHL]]>

参照等式1，栅线12之间的张力F与栅线12之间的间距S成反比而与θ的余弦(θ是栅线12与半导体衬底10所成的角度)、栅线12的高度H和长度L成正比。这里，栅线12的长度L是指在掩模图案之间暴露出的栅线12的长度。换言之，随着在掩模图案之间暴露出的栅线12的长度增加，栅线12之间的张力F增加。当栅线12之间的张力F增加时，栅线12可能由于张力F的原因而弯曲。

参照图2，栅线弯曲现象可能会导致缺陷40。例如，如果栅线靠着相邻但分开的栅线，则提供给所述栅线的电力也可能被提供给相邻的栅线，因此半导体器件的可靠性可能恶化。

发明内容

本发明的示例性实施例涉及一种能够使栅线弯曲现象的发生减少/最小化的制造半导体器件的方法。

根据本发明的一个实施例，一种制造半导体器件的方法包括以下步骤：在半导体衬底上形成沿着一个方向排列的多个线；在半导体衬底上沿着与所述线垂直的方向形成掩模图案；通过执行离子注入工艺，在掩模图案中和在半导体衬底中暴露在所述线之间的部分中形成结。

在形成所述多个线之前，在半导体衬底中沿着与所述线垂直的方向形成有源区和隔离区。

掩模图案由光致抗蚀剂图案形成。

形成掩模图案的步骤包括以下步骤：在半导体衬底之上形成用于掩模图案的光致抗蚀剂层以使所述线被覆盖；以及通过执行曝光和显影工艺来沿着与线垂直的方向形成光致抗蚀剂图案。

线包括栅线，所述栅线是通过在半导体衬底之上顺序地层叠隧道电介质层、浮栅、电介质层和控制栅并将隧道电介质层、浮栅、电介质层和控制栅图案化来形成的。

在形成结之后，去除掩模图案，并在已经去除了掩模图案的半导体衬底之上形成绝缘层以使所述线被覆盖。