[发明专利]静态随机访问存储器及其控制方法

说明书

技术领域

本申请涉及数据存储领域，具体涉及静态随机访问存储器及其控制方法。

背景技术

静态随机访问存储器(SRAM；Static Random Access Memory)广泛应用于高性能微处理器和片上系统。随着CMOS工艺节点的不断缩小，集成电路上集成的SRAM单元逐渐增多以进一步提高性能，但这同时也导致了SRAM阵列的漏电功耗的增加。另外，随着供电电压的降低、器件的缩小、以及更趋严重的工艺偏差，如何在SRAM的设计中保持高数据稳定性成为一个重要问题。

图1示出了一种包含6个晶体管的SRAM单元(以下简称6晶体管SRAM单元)。如图所示，该SRAM单元包括两条位线(BL和BLB)，一条字线(WL)，两个位线访问晶体管(N₃和N₄)，以及两个交叉耦合的反相器(由晶体管P₁、P₂、N₁和N₂组成)。在读写操作时，两个数据存储节点(节点1和节点2)都通过位线访问晶体管与位线直接相连。由于交叉耦合的反相器和位线访问晶体管之间在读周期时的分压，6晶体管SRAM单元存储的数据易被干扰。

图2示出了一种双阈值的包含7个晶体管的SRAM单元(以下简称7晶体管SRAM单元)。如图所示，该SRAM单元包括一条读位线(RBL)、一条写位线(WBL)、一个写位线访问晶体管(N₃)、两个交叉耦合的反相器(由晶体管P₁、P₂、N₁、N₂组成)和读路径上两个串联的晶体管(N₄和N_RA)。图2所示的7晶体管SRAM单元相较于图1所示的6晶体管SRAM单元提高了数据稳定性。但是，由于该双阈值7晶体管SRAM单元中采用了多个低阈值晶体管(N₂、N₃、N_RA、N₄)，此SRAM单元的漏电功耗较大。

发明内容

根据本申请的一个方面，提供了一种静态随机访问存储器，其包括用于传输写入数据的写位线、用于读出数据的读位线、以及至少一个静态随机访问存储器单元。所述静态随机访问存储器单元包括：反相器组；连接于写位线与反相器组的输入端口之间的写位线访问开关，用于控制写位线与反相器组输入端口之间的断开和连接；连接于反相器组的输出端口与读位线之间的读位线访问开关；以及连接于读位线访问开关与地线或供电网络之间的读操作开关，用于控制读位线访问开关与地线或供电网络之间的断开和连接。其中，反相器组输出端口的输出电压对读位线访问开关进行控制，以控制读位线与读操作开关的断开和连接。

根据一个实施方案，反相器组包括彼此交叉耦合的第一反相器和第二反相器，第一反相器的输入端为节点1、输出端为节点2，第二反相器的输入端为节点2、输出端为节点1。

根据一个实施方案，反相器组的输入端口为节点1，输出端口为节点2。

根据一个实施方案，反相器组的输入和输出端口均为节点1。

根据一个实施方案，第二反相器包括在供电网络与地线之间串联连接的第一晶体管和第二晶体管，第一反相器包括在供电网络与地线之间串联连接的第三晶体管和第四晶体管。

根据一个实施方案，读位线访问开关包括第五晶体管，读操作开关包括第六晶体管。

根据一个实施方案，第一晶体管、第二晶体管和第三晶体管具有第一阈值，第四晶体管具有第一阈值、第二阈值或第三阈值，第五晶体管和第六晶体管中的每一个具有第一阈值、第二阈值或第三阈值，其中第一阈值大于第二阈值，第二阈值大于第三阈值。

根据一个实施方案，写位线访问开关由具有第三阈值的晶体管构成，第四晶体管、第五晶体管和第六晶体管不同时具有第三阈值；或者写位线访问开关由具有第一阈值或第二阈值的晶体管构成，第四晶体管、第五晶体管和第六晶体管中的每一个具有第一阈值、第二阈值或第三阈值。

根据一个实施方案，写位线访问开关、读位线访问开关和读操作开关分别可为单个晶体管或由多个晶体管构成的器件网络。

根据一个实施方案，反相器组包括由第一晶体管和第二晶体管组成的第二反相器以及由第三晶体管和第四晶体管组成的第一反相器，其中组成写位线访问开关的晶体管、组成读位线访问开关的晶体管、组成读操作开关的晶体管、以及组成反相器组的晶体管中的每一个晶体管具有第一阈值、第二阈值或第三阈值。