[发明专利]带外围电路的分离栅极式快闪存储器的制作方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种带外围电路的分离栅极式快闪存储器的制作方法。

背景技术

随机存储器，例如DRAM与SRAM，在使用过程中存在掉电后所存储的数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种嵌入式分离栅极式快闪存储器。目前，基于浮栅概念的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的嵌入式分离栅极式闪存存储器。

其中的一种分离栅极式快闪存储晶体管的栅极构造如图1，包括，分离栅的栅极叠层结构和相邻两栅极叠层结构之间的可擦除栅1，以及分别位于两栅极叠层结构相互远离的两侧面的字线栅2。其中，栅极叠层结构从底向上包括浮栅3、绝缘层4、控制栅极5、以及硬掩膜层6。在可擦除栅1、栅极叠层结构之间，有绝缘侧墙a以将彼此隔离。

通常，分离栅极式快闪存储器为实现一定功能，周围会存在外围电路(Periphery Circuit)，主要包括一些高压及中低压电路的晶体管，如果是嵌入式，还会有相应的低压逻辑电路。分离栅极式快闪存储器的控制栅极(前面描述为控制栅)电连接至字线，分离栅极式快闪存储器的源/漏区电连接至位线。该字线栅电连接至行译码器且位线电连接至读/写电路。行译码器用来选择多条字线中的一条且向被选中的字线施加字线电压。该字线电压为施加到字线用于执行读、写和/或擦除操作的电压。读/写电路用来选择多条位线中的一条并向被选中的位线施加位线电压。该位线电压为施加到位线用于执行写、擦除和/或读操作的电压。此外，读/写电路还电连接至被选中的字线和被选中的位线，可以通过被选中的位线输出存储单元的数据。该行译码器典型地包括至少一个高压晶体管，其被配置为控制字线的电压，而读/写电路典型地包括至少一个高压晶体管，其被配置为控制位线的电压。因此，高压晶体管的击穿特性应该具有能够承受该字线电压和位线电压。

分离栅极式存储器的生产中，字线栅和可擦除栅的制作是采用沉积所需厚度的多晶硅在分离栅极两边，然后光刻胶定义字线栅和可擦除栅来形成。通常来说，一般是通过沉积掩埋分离栅的多晶硅，再对多晶硅进行平坦化的方式，使得多晶硅的高度控制在比分离栅顶部低一点的地方，使得多晶硅的厚度符合字线栅和可擦除栅的要求。这样的方式有一定缺陷，具体如下：

对于分离栅极式快闪存储晶体管来说，分离栅极结构两侧的多晶硅需要约低于硬掩膜层的顶部，保证字线栅和可擦除栅之间不会互连。而若两侧多晶硅过低，又会导致字线栅或可擦除栅与控制栅连接或接近连接。这样多晶硅层过高或过低都会引发终端隔离性差的问题，导致终端击穿电压降低。由于全局化学机械研磨的停止难以控制，且硬掩膜层6的厚度并不是很厚，于是在栅极叠层两侧的多晶硅的厚度较难达到要求。一般来说，栅极叠层两侧的多晶硅的厚度不满足要求，会使得终端击穿电压(控制栅与字线栅、可擦除栅之间)从预期的18V，降低到小于10V。

对于外围电路区域来说，由于外围电路晶体管的栅极高度和存储器的栅极高度不同，于是需要沉积一层厚度满足较低栅极高度要求(一般为外围电路晶体管的栅极高度要求)的多晶硅，再在这个区域形成厚度为两栅极高度之差的氧化硅，再沉积多晶硅满足较高栅极高度要求，然后再平坦化多晶硅层。由于衬底上存在如浅沟槽隔离带来的局部不平整，会带来局部高低差引起的氧化硅层表面不平，从来带来氧化硅层表面凹坑里有多晶硅残留问题。

发明内容

为解决上述问题，本发明提供了一种带外围电路的分离栅极式快闪存储器的制作方法，包括：

提供半导体基底，所述半导体基底包括第一区域和第二区域；

在所述第一区域形成栅极叠层，所述栅极叠层从下至上依次包括浮置栅极、绝缘层、控制栅极、硬掩膜层，所述栅极叠层的侧面覆盖侧墙；

淀积第一多晶硅层，所述第一多晶硅层的厚度为外围电路晶体管栅极所需多晶硅的厚度；

在所述第二区域形成氧化硅层；

淀积第二多晶硅层，所述第二多晶硅层至少填满所述第一多晶硅层表面以及所述第一多晶硅层和所述氧化硅层交界处的凹坑；

进行全局化学机械研磨，表面平坦即停止；

利用等离子体刻蚀进行全局刻蚀，刻至第一区域露出硬掩膜层停止；

去除所述氧化硅层；

形成图形化光刻胶以定义分离栅极式快闪存储器字线栅、外围电路晶体管的栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅、外围电路晶体管的栅极。

可选的，所述全局化学机械研磨后，所述氧化硅层上保留有厚度为的第二多晶硅层。