[发明专利]具有片内终结电路的非易失性存储器件及其控制方法

权利要求书

1.一种非易失性存储器件，包含：

片内终结电路，和输入/输出电路相连；和

片内终结控制逻辑，被配置成基于命令和控制信号检测前同步信号时段，并在前同步信号时段期间激活片内终结电路，

其中，片内终结控制逻辑包括：

第一片内终结控制器电路，被配置成响应于写操作状态信号激活片内终结电路；和

第二片内终结控制器电路，被配置成响应于读操作状态信号激活片内终结电路，

其中，写操作状态信号包括以下信号中的至少一个：在输入写命令时激活的写命令标志信号、被写命令之后的控制信号激活的输入使能信号、以及响应于选通信号的前同步信号激活的选通检测信号，其中，第一片内终结控制器电路被配置成在写命令标志信号和输入使能信号被激活的状态中激活选通检测信号时激活片内终结电路，

其中，读操作状态信号包括以下信号中的至少一个：在输入读命令时激活的读命令标志信号、被读命令之后的控制信号激活的输入使能信号，以及在读使能信号的下降沿激活的读使能检测信号，其中，第二片内终结控制器电路被配置成在读命令标志信号和输出使能信号被激活的状态中激活读使能信号时激活片内终结电路。

2.如权利要求1所述的非易失性存储器件，其中，片内终结控制逻辑被配置成在写操作检测到选通信号的下降沿时激活片内终结电路。

3.如权利要求2所述的非易失性存储器件，其中，片内终结控制逻辑被配置成在写操作激活通过其接收选通信号和写入数据中的至少一个的信号线的片内终结模式。

4.如权利要求2所述的非易失性存储器件，其中，片内终结控制逻辑被配置成基于控制信号检测选通信号的后同步信号时段，并在后同步信号时段将片内终结电路解除激活。

5.如权利要求4所述的非易失性存储器件，其中，片内终结控制逻辑被配置成在控制信号中的芯片使能信号、命令锁存使能信号和地址锁存使能信号中的至少一个被解除激活时将片内终结电路解除激活。

6.如权利要求1所述的非易失性存储器件，其中，片内终结控制逻辑被配置成在读操作检测到读使能信号的下降沿时激活片内终结电路。

7.如权利要求6所述的非易失性存储器件，其中，片内终结控制逻辑被配置成在读操作激活通过其提供读使能信号的信号线的片内终结模式。

8.如权利要求1所述的非易失性存储器件，其中，片内终结控制逻辑还包括：

解码器，被配置成通过将命令和控制信号解码来产生写操作状态信号和读操作状态信号其中之一。

9.如权利要求1所述的非易失性存储器件，其中，输入/输出电路包括：

在片内终结电路的非激活状态期间被驱动的CMOS输入缓冲器；和

在片内终结电路的激活状态期间被驱动的差分信号输入缓冲器和伪差分信号输入缓冲器。

10.如权利要求9所述的非易失性存储器件，其中，在激活片内终结电路时，选通信号DQS和读使能信号/RE被输入到差分信号输入缓冲器，并且输入数据被输入到伪差分信号输入缓冲器。

11.如权利要求1所述的非易失性存储器件，其中，命令被与命令锁存使能信号CLE同步地输入。

12.一种非易失性存储器件，包含：

片内终结电路，和输入/输出电路相连；和

片内终结控制逻辑，被配置成基于命令和控制信号检测前同步信号时段，并在前同步信号时段期间激活片内终结电路，

其中，片内终结控制逻辑包括：

命令检测逻辑，被配置成响应于读操作和写操作中的至少一个期间的命令产生命令标志信号；

引脚检测逻辑，被配置成通过从控制信号中检测选通信号的前同步信号时间点来产生引脚标志信号；和

片内终结使能逻辑，被配置成在激活命令标志信号和引脚标志信号时激活片内终结电路。

13.如权利要求12所述的非易失性存储器件，其中，命令检测逻辑被配置成响应于状态数据读命令将命令标志信号解除激活。

14.如权利要求12所述的非易失性存储器件，其中，引脚检测逻辑被配置成在读使能信号的下降沿、以及选通信号、地址锁存使能信号和命令锁存使能信号的同时激活其中之一来激活引脚标志信号。