[发明专利]超级结器件及其制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种超级结器件；本发明还涉及一种超级结器件的制造方法。

背景技术

超级结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型半导体薄层和N型半导体薄层来在截止状态下在较低电压下就将所述P型半导体薄层和N型半导体薄层耗尽，实现电荷相互补偿，从而使P型半导体薄层和N型半导体薄层在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET理论极限。在美国专利US5216275中，以上的交替排列的P型半导体薄层和N型半导体薄层是与N+衬底相连的；在美国专利US6630698B1中，中间的P型半导体薄层和N型半导体薄层与N+衬底可以有大于0的间隔。

现有技术中，P型半导体薄层和N型半导体薄层的形成一种是通过外延成长然后进行光刻和注入，多次反复该过程得到需要的厚度的P型半导体薄层和N型半导体薄层，这种工艺在600V以上的MOSFET中，一般需要重复5次以上，生产成本和生产周期长。另一种是通过一次生长一种类型的需要厚度的外延之后，进行沟槽的刻蚀，之后在沟槽中填入相反类型的硅；该方法工艺成本和工艺周期短；但如果该薄层与衬底之间有一定的厚度，由于沟槽的刻蚀有一定的工艺变化，沟槽深度也就易于发生变化，因此造成器件反向击穿电压变化范围较大；同时，在同样的外延厚度下，当P型半导体薄层和N型半导体薄层不接触到N+衬底时器件的反向击穿电压会比P型半导体薄层和N型半导体薄层接触到N+衬底的反向击穿电压低。

发明内容

本发明所要解决的技术问题是提供一种超级结器件，能提高器件的抗过电流冲击能力和该能力的一致性。为此，本发明还提供一种超级结器件的制造方法。

为解决上述技术问题，本发明提供一种超级结器件，在一N+硅基片上形成有一N型硅外延层，超级结器件的中间区域为电流流动区，所述电流流动区包含多个交替排列的形成于所述N型硅外延层中的P型薄层和N型薄层；所述终端保护结构环绕于所述电流流动区的外周，所述终端保护结构包括多个环绕于所述电流流动区的外周且交替排列的形成于所述N型硅外延层中的P型薄层和N型薄层；所述终端保护结构分成2区和3区，所述2区和所述3区都包括多个所述P型薄层和所述N型薄层，其中所述2区位于内侧并和所述电流流动区邻近，所述3区位于所述2区的外侧。

所述电流流动区的所有的所述P型薄层的宽度相同、所有的所述N型薄层的宽度也相同。

两个相邻的所述P型薄层和所述N型薄层之间的宽度比值为薄层宽度比，所述电流流动区的各处的薄层宽度比都相同；至少部分的所述终端保护结构的薄层宽度比小于所述电流流动区的薄层宽度比。

相邻的所述P型薄层的宽度和P型杂质浓度的积和所述N型薄层的宽度和N型杂质浓度的积的比值为杂质总量比，所述电流流动区的各处的所述杂质总量比都相同；所述终端保护结构的各处的所述杂质总量比都小于等于所述电流流动区的所述杂质总量比，且至少部分的所述终端保护结构的所述杂质总量比小于所述电流流动区的所述杂质总量比。

在所有的所述P型薄层中，至少一个位于所述终端保护结构中的所述P型薄层的底部不和所述N+硅基片接触。

进一步的改进是，至少部分的所述终端保护结构的所述杂质总量比为第一比值，该第一比值为1.0～1.1；所述电流流动区的所述杂质总量比为第二比值，所述第二比值大于所述第一比值的1.05倍。

进一步的改进是，两个相邻的所述P型薄层和所述N型薄层的宽度的和为步进，所述终端保护结构的所述3区中的步进小于所述电流流动区的步进，至少部分的所述3区的所述杂质总量比为第一比值，该第一比值为1.0～1.1；所述电流流动区的所述杂质总量比为第二比值，所述第二比值大于所述第一比值的1.05倍。

进一步的改进是，两个相邻的所述P型薄层和所述N型薄层的宽度的和为步进，所述终端保护结构的所述3区中的步进小于所述电流流动区的步进、所述2区中至少有部分相邻的所述P型薄层和所述N型薄层的步进小于所述电流流动区的步进；至少部分的所述3区的所述杂质总量比为第一比值，该第一比值为1.0～1.1，至少部分的所述2区的所述杂质总量比为第三比值，所述第三比值小于等于所述第一比值的1.05倍；所述电流流动区的所述杂质总量比为第二比值，所述第二比值大于所述第一比值的1.05倍。