[发明专利]无进位乘法装置及其处理方法

说明书

技术领域

本发明涉及一种微电子技术，特别是涉及一种用以进行一无进位乘法运 算的技术。

背景技术

在目前大多的通讯中，可对通讯数据进行加密。有效的加密方法从简单 的认证，到使用对称关键加密技术的散列编码讯息(hashed enciphered  message)都可采行。在对称关键加密技术中，较为常见的操作模式为伽罗瓦 计数器模式(Galois/Counter Mode；以下简称GCM)。GCM可对一讯息进行 加密及认证。

本领域的技术人员均知，GCM是结合计数器模式的加密技术以及近来 被开发出的Galois模式的认证技术。在GCM中，是利用伽罗瓦域(Galois field) 的乘法运算以进行认证。虽然伽罗瓦域的乘法运算并非本案所欲讨论的范 围，但伽罗瓦域的乘法运算为一无进位乘法。

一般而言，无进位乘法为二进制多项式乘法，并且亦为估算两操作数的 乘积的数学运算，而且又不会产生或多出进位位。事实上，INTEL公司已提 供一指令(如PCLMULQDQ)，其可控制x86相容的微处理器执行此功能。

因此，当微处理器的设计者修改原本的设计，用以提供更多的功能时， 必须一并考虑到无进位的乘法运算。这是一个简单的操作，但本领域技术人 员均知，必需利用许多的硬件才能做到无进位的乘法运算。举例而言，在 64位的无进位乘法操作中，将会产生64个部分乘积。将64个部分乘积作 异或(XOR)运算后，便可得到一具128位的最终结果。在目前大部分的微处 理器设计中，并没有任何单元或是逻辑可执行这样的运算。然而，在大多的 微处理器中，大多具有至少一个乘法单元，用以进行一般的乘法运算。

近年来，发展出许多的改良，让目前的乘法单元可执行的更快。举例而 言，布斯编码(Booth encoding)就是一种常见的技术。在乘法运算中，布斯编 码可减少一半的部分乘积。华莱士树(Wallace tree)也是一种常见的技术，用 以加总布斯编码所产生的部分乘积。

虽然具有较佳的效能，但是上述的技术将会产生或增加进位。因此，目 前的乘法单元完全无法适用于一无进位乘法运算中。

为了解决上述缺点，本发明发现，最好能够尽量使用原本的硬件，以避 免增加电源损耗以及元件数量。另外，从除错及测试的观点来看，最好能够 使用原本的硬件架构，使其达到不同的功能。

因此，必须提供一种装置及方法，用以在一处理器或其它装置中，进行 一无进位乘法运算，并且大量使用原本的硬件元件。

另外，需要一个能够进行二进制的无进位乘法运算的乘法单元，又不需 要对原本的乘法单元进行太多的修改。

发明内容

本发明可解决上述问题，并且可满足现有技术的其它问题、缺点及限制。 本发明提供一种较优先的技术，其可在一处理器或其它装置中，使用现有的 布斯硬件，进行一无进位乘法操作。在一可能实施例中，本发明提供一种无 进位乘法装置，用以进行一无进位乘法运算，其包括一无进位预先格式单元、 一布斯编码器、一压缩器、一左移器以及一异或门。无进位预先格式单元接 收一乘数操作数，并将乘数操作数格式化成多个部分。布斯编码器接收并判 断这些部分，并选择一被乘数操作数的多个第一部分乘积。藉由这些部分， 可避免被乘数操作数的多个第二部分乘积被选择。第二部分乘积会造成一进 位现象。压缩器耦接布斯编码器，用以通过多个进位储存加法器，加总第一 部分乘积。进位储存加法器产生多个加总位以及多个进位位。进位储存加法 器以一华莱士树架构排列。在执行无进位乘法运算时，进位位不被致能。左 移器耦接压缩器，用以将压缩器的输出左移至少一位。异或门耦接压缩器以 及左移器，用以进行一异或运算，并产生一无进位乘法结果。

本发明还提供一种方法，用以执行一无进位乘法运算，其包括：在一处 理器内的一乘法单元中，将一乘数操作数格式化成多个部分；通过一布斯编 码器，判断这些部分，并选择一被乘数操作数的多个第一部分乘积其中藉由 这些部分，可避免被乘数操作数的多个第二部分乘积被选择，这些第二部分 乘积会造成一进位现象；通过多个进位储存加法器，处理这些第一部分乘积， 用以产生多个加总位以及多个进位位，其中这些进位储存加法器以一华莱士 树架构排列，并且在执行该无进位乘法运算时，不致能这些进位位；将该华 莱士树的输出，左移至少一位；以及对该华莱士树的输出进行一异或运算， 用以产生一无进位乘法结果。