[发明专利]均化芯片内元件效能的方法以及集成电路芯片的布局

说明书

技术领域

本发明涉及一种均化芯片内元件效能的方法以及集成电路芯片的布局，该元件效能特别是针对MOS晶体管间的开启电流范围(I_ON range)做出明显改善。

背景技术

已知在半导体工艺中，通常会利用快速热退火步骤来活化、扩散掺质或者再结晶基底结构。前述的快速热退火步骤一般是在卤素灯或激光加热设备中进行，其可将辐射直接照射至晶片表面，由此快速改变晶片的温度。在进行快速热退火步骤时，芯片内的不同区域或不同点往往会有温度偏差，主要是因为不同位置的堆叠材料不同，导致热吸收以及热发散特性的差异。

随着半导体元件尺寸的微缩，上述温度偏差已对元件效能造成负面影响，特别是芯片内不同位置的元件的电性表现会被改变。已知芯片内元件效能的偏差主要是由于晶片及其上的芯片或晶方进行正面退火(front-side anneal)时的温度不均匀所致。前述的温度偏差可能与堆叠材料的不同以及芯片内的图案密度不同有关。

已知在半导体工艺中，为了避免机械研磨工艺产生的浅碟效应以及为减少元件图案密度的差异，通常会在扩散层或栅极层布设冗置图案(dummy pattern)。举例来说，已知的浅沟绝缘工艺中，有源区域会被填入绝缘氧化物的沟槽结构隔离，绝缘沟槽的形成是先在硅基底中蚀刻出沟槽图案，然后填入厚氧化层，再以例如化学机械研磨法或回蚀刻法加以平坦化。又已知，研磨速率或蚀刻率与图案密度有关，也就是与有源区域或扩散图案所占芯片面积比例有关。

为了确保晶片或基底表面上的氧化层可以被均匀的被移除，理想的情形是使晶片上所有区域的图案密度能够大致相同。而冗置图案的布设，就能够达到这样的效果。在布设冗置图案之后，半导体基底上的电路区域(circuit areas)以及非电路的场区(field areas)将会有接近的图案密度。然而，过去的冗置图案的布设方式，却会造成芯片内的元件效能偏差更加恶化。已知，半导体芯片是由数百万或千万个以上的晶体管所构成，这些晶体管的元件效能的均一性对于IC制造而言非常重要。由此可知，目前业界仍需要一种改良的方法，其可以均化芯片内元件效能，或者降低芯片内的偏差温度。

发明内容

本发明的主要目的在提供一种改良的方法，其可以均化芯片内元件效能，特别是针对芯片内MOS晶体管间的开启电流范围(I_ON range)做出明显改善，以解决已知技术的不足与缺点。

根据本发明的实施例，本发明提供一种均化芯片内元件效能的方法，包括：提供集成电路芯片的布局，其包括多个功能电路区块；于该多个功能电路区块间的场区内布设冗置扩散图案；以及于该多个功能电路区块间的该场区内布设冗置栅极图案，使得该冗置栅极图案与该冗置扩散图案彼此完全重叠。

根据本发明的另一实施例，本发明提供一种均化芯片内元件效能的方法，包括：提供集成电路芯片的布局，其包括多个功能电路区块；于该多个功能电路区块间的场区内布设冗置扩散图案；以及于该多个功能电路区块间的该场区内布设条形冗置栅极图案，使得该条形冗置栅极图案与该冗置扩散图案彼此部分重叠，其中各条形冗置栅极图案的两端由该冗置扩散图案的长边延伸出去距离S，且该距离S小于该冗置扩散图案的宽度W。

根据本发明的又一实施例，本发明提供一种均化芯片内元件效能的方法，包括：提供集成电路芯片的布局，其包括多个功能电路区块；于该多个功能电路区块间的场区内布设冗置扩散图案；以及于该多个功能电路区块间的该场区内布设冗置栅极图案，使得该芯片的反射率介于0.25～0.4之间。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。

附图说明

以下附图提供本发明更进一步的了解，并纳入并构成本说明书的一部分，附图与说明书内容一同阐述的本发明实施例有助于解释本发明的原理原则。

图1绘示的是集成电路芯片的俯视布局示意图。

图2依据本发明优选实施例所绘示的各种冗置图案示例的剖面示意图。

图3至图4例示，依据本发明优选实施例，在基底上制作半导体元件(例如MOS晶体管)的方法示意图。

图5为依据本发明实施例所绘示的一种均化芯片内元件效能的方法的流程示意图。

图6至图7例示，依据本发明另一优选实施例，在基底上制作半导体元件(例如MOS晶体管)的方法示意图。