[发明专利]集成电路的制备方法及接触插塞结构的制备方法

说明书

技术领域

本发明涉及一种集成电路结构的制备方法，特别涉及一种具有低接触电阻的接触插塞结构的制备方法，可应用于动态随机存取存储器。

背景技术

由于结构简单，动态随机存取存储器(dynamic random access memories，DRAM)在单位芯片面积内可提供的记忆单元数量高于其它种类的存储器，例如静态随机存取存储器(static random access memories，SRAM)。DRAM由多个记忆单元构成，每个记忆单元包含一个电容器及一晶体管，电容器用以储存数据，晶体管则耦合于电容器，用以控制/管理电容器的充电/放电。在读取操作时，在确认字符线后开启晶体管，智能的晶体管可容许一感测放大器经由位线读取电容器的电压。在写入操作时，在确认字符线后，写入的数据预备于字符在线。

为了满足较高储存容量的需求，必须将DRAM的记忆单元的尺寸缩小，其可通过多种方式达成：第一种方式通过先进工艺技术缩小DRAM的记忆单元的最小尺寸；另一种方式则通过设计具有较小关键尺寸的记忆单元。例如，许多市场上DRAM芯片的记忆单元尺寸为4F²，其中F代表微影工艺的最小关键尺寸(critical dimension，CD)。

图1及图2例示现有的DRAM结构10的制备方法。首先在一基板19上进行沉积工艺以形成一介电结构21，其中该基板19包含一半导体基板11(具有浅沟隔离13)、嵌置式栅极15及掺杂区17。之后，于嵌置式栅极19之上形成导线(字符线)31，并于导线31的侧壁形成间隙壁结构33。

形成该介电结构21的步骤包含：于该基板19上形成一第一绝缘层23(例如氧化物层)；于该第一绝缘层23内形成一位线接触插塞27，该位线接触插塞27连接于该掺杂区17之一；于该第一绝缘层23上形成一第二绝缘层25(例如硼磷硅玻璃层)；于该第二绝缘层25内形成一位线29，该位线29连接于该位线接触插塞27。该位线29及该位线接触插塞27于图1中以虚线表示，亦即二者埋于该介电结构21内。之后，于该介电结构21内形成一电容器插塞35，该电容器插塞35连接于该掺杂区17之一，如图2所示。

该位线接触插塞27及该电容器插塞35均为锥状，该掺杂区17与该位线接触插塞27(该电容器插塞35亦同)之间的接触面积最小，而接触电阻随着接触面积减少而增加。换言之，现有技术制备的位线接触插塞27及电容器插塞35由于具有较高的接触电阻，因而无法满足DRAM的高储存容量需求。

发明内容

本发明提供一种具有低接触电阻的接触插塞结构的制备方法以及集成电路的制备方法，可应用于动态随机存取存储器。

本发明的集成电路的制备方法的一实施例，包含下列步骤：于一半导体基板中形成一栅极导体；于该半导体基板上形成一导电堆栈；于该导电堆栈的上部形成一凹部；至少于该凹部的表面形成一间隙壁层；形成一屏蔽区块，填入该凹部；局部去除未被该屏蔽区块覆盖的间隙壁层；以及局部去除未被该屏蔽区块覆盖的导电堆栈的下部，以曝露该栅极导体。

本发明的接触插塞结构的制备方法的一实施例，包含下列步骤：于一半导体基板上形成一导电堆栈；于该导电堆栈上形成一图案化屏蔽；于该导电堆栈的上部形成一凹部；于该凹部的表面及该图案化屏蔽上形成一间隙壁层；形成一屏蔽区块，填入该凹部；局部去除未被该屏蔽区块覆盖的间隙壁层；以及使用该屏蔽区块及该图案化屏蔽局部去除该导电堆栈以形成该接触插塞结构。

上文已相当广泛地概述本发明的技术特征，以使下文的本发明详细描述得以获得较佳了解。构成本发明的保护范围标的的其它技术特征将描述于下文。本发明所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本发明相同的目的。本发明所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离所附的权利要求书界定的本发明的精神和范围。

通过参照前述说明及下列图式，本发明的技术特征得以获得完全了解。

附图说明

图1及图2例示现有的DRAM结构的制备方法；

图3为一剖示图，例示本发明一实施例的形成多个凹槽于一半导体基板中；

图4为一剖示图，例示本发明一实施例的形成一导电堆栈于该半导体基板上；

图5为一剖示图，例示本发明一实施例的形成至少一凹部于该导电堆栈中；

图6为一剖示图，例示本发明一实施例的形成一间隙壁层及一屏蔽层；

图7为一剖示图，例示本发明一实施例的形成一屏蔽区块；