[发明专利]一种AHB总线时钟切换电路

说明书

技术领域

本发明涉及集成电路制造领域，特别是涉及一种AHB总线时钟切换电路。

背景技术

目前，AHB(Advanced High performance Bus)主要用于高性能模块(如CPU、DMA和DSP等)之间的连接，作为SoC的片上系统总线。在SOC系统应用中，特别是在整体系统功耗受限，在不同时间段所需执行的程序的计算强度不同的运用中；总线上的时钟为了更合理的运用功耗在不同时间段，随着程序计算强度不同而切换。即在程序不需要高速执行的时候，用低频率的总线时钟，而在需要高速执行的时候，用高频率的总线时钟。为解决在实际应用中总线时钟频繁切换的问题，总线时钟切换技术逐渐形成。

常用的解决方案是采用一种可以避免时钟切换时产生毛刺的电路，把它直接作为SOC系统的时钟切换电路。这种解决方案在实际应用中会使总线时钟切换发生在时钟切换指令后一条指令的执行过程中，要求总线上的从设备能支持时钟频率切换发生在时钟切换指令后一条指令执行过程中，对从设备的要求高，增加了从设备的设计难度和制造成本。

发明内容

本发明要解决的技术问题是提供一种AHB总线时钟切换电路，使总线时钟切换不会发生在时钟切换指令后一条指令的执行过程中。

为解决上述技术问题，本发明的总线时钟切换电路，包括：

一无毛刺时钟切换电路，其具有两个输入时钟，一个时钟选择信号和一个总线时钟输出，通过选择信号从两个输入时钟中选择一个时钟作为AHB总线时钟输出信号；

一D触发器，其D端接时钟选择信号，其时钟端接总线时钟输出，其Q端接一异或门的输入端和其它从设备；

一异或门，其两个输入端分别接所述D触发器的D端和Q端，其输出端接一个非门的输入端；

一非门，其输入端接所述异或门的输出端，其输出端接一个与门的一输入端。

一与门，其一个输入端接所述非门的输出端，另一个输入端接原有总线上从设备回应信号，其输出作为AHB总线上的从设备回应信号。

所述总线时钟切换电路的输出能用总线时钟触发的寄存器延迟N拍后作为从设备回应信号，N是正整数。

由于D触发器，异或门和非门的组合在时钟选择信号变化时产生一个低电平，这个低电平通过与门之后，作为AHB总线上的从设备回应信号传给了主设备，主设备接收到低电平的从设备回应信号后，根据AHB协议就不能执行下一条指令。当时钟切换完成后，D触发器，异或门和非门这个组合产生高电平，通过与门，传给主设备，这样下一条指令才能被执行。所以在总线时钟切换时，下一条指令没有被执行。即总线时钟切换不会发生在时钟切换指令后一条指令的执行过程中。

本发明的总线时钟切换电路，使总线时钟切换不会发生在时钟切换指令后一条指令的执行过程中，不需要从设备能支持时钟频率切换发生在其他指令执行过程中，降低了从设备的设计难度和制造成本。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是本发明的AHB总线时钟切换电路示意图。

附图标记说明

1 是无毛刺时钟切换电路

2 是D触发器

3 是异或门

4 是非门

5 是与门

6 是原有总线上从设备回应信号。

具体实施方式

如图1所示，本发明的AHB总线时钟切换电路，包括：

无毛刺时钟切换电路1，其具有两个输入时钟CLK0和CLK1，一个时钟选择信号SELLECT和一个总线时钟输出OUTCLK，通过选择信号SELLECT从两个输入时钟中CLK0和CLK1选择一个时钟作为AHB总线时钟输出信号OUTCLK；

D触发器2，其D端接时钟选择信号SELLECT，其时钟端接总线时钟输出OUTCLK，其Q端接异或门3的一输入端和其它从设备；

异或门3，其两个输入端分别接所述D触发器的D端和Q端，其输出端接非门4的输入端；

非门4，其输入端接异或门3的输出端，其输出端接与门5的一输入端。

与门5，其一个输入端接所述非门的输出端，另一个输入端接原有总线上从设备回应信号6，其输出作为AHB总线上的从设备回应信号。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。