[发明专利]一种预防在双应力氮化硅工艺中光阻失效的方法

说明书

技术领域

本发明涉及半导体制备技术，属于集成电路制造领域，尤其涉及一种预防在双应力氮化硅工艺中光阻失效的方法。

背景技术

随着半导体相关制造工艺的发展以及集成电路芯片按照比例尺寸缩小的趋势，尤其是随着集成电路特征线宽缩小到90nm以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在N/PMOS上面淀积高拉和高压应力氮化硅作为通孔刻蚀停止层（Contact Etch Stop Layer，CESL）。尤其是在65nm制程以下，为了同时提高N/PMOS的电迁移率，有时需要同时淀积高拉和高压应力氮化硅于不同的MOS上。

这种技术称之为双应力层技术（Dual Stress Layer，DSL）。当采用DSL技术时，需要利用选择性刻蚀技术将位于PMOS上面的高拉应力氮化硅、以及NMOS上面的高压应力氮化硅去除。

参考图1a至图1c所示的，根据现有技术的工艺流程示意图，在半导体基体上淀积一层高拉应力的第一氮化硅薄膜100作为通孔刻蚀停止层，得到如图1所示的结构，其中，为了同时淀积高拉和高压应力氮化硅于不同的MOS上，需要将图1a中位于PMOS上方的通孔刻蚀停止层去除，因此，先旋涂一层第一光阻200以覆盖所述通孔刻蚀停止层为后续去除在PMOS上方的通孔刻蚀停止层做准备。而现有技术中，由于光阻和氮化硅是直接接触的，因此，在光阻200曝光后，参考图1c，在PMOS上方会留有残余光阻201。

这是由于第一光阻200对于第一氮化硅薄膜100中游离的氮元素比较敏感，容易中毒而导致光阻曝光效率下降，容易产生光阻残余等缺陷，最终导致光阻定义出的尺寸不一致而使得工艺达不到要求。

因此，提供一种能够有效预防在双应力氮化硅工艺中光阻失效的方法就显得尤为重要了。

发明内容

本发明的目的是减小在双应力氮化硅工艺中减小光阻中毒的可能性，防止光刻工艺中光阻失效的现象。

本发明公开一种预防在双应力氮化硅工艺中光阻失效的方法，提供具有至少一个第一晶体管和至少一个第二晶体管半导体基体；淀积第一氮化硅薄膜在所述半导体基体上并覆盖所述第一晶体管和所述第二晶体管，其中，接着执行如下步骤：

用含氧等离子体处理所述第一氮化硅薄膜使所述第一氮化硅薄膜表面游离的氮元素下降；

淀积第一光阻覆盖所述第一氮化硅薄膜，再进行曝光去除位于第一晶体管竖直上方的第一光阻部分，使所述第一氮化硅薄膜位于第一晶体管竖直上方的部分露出；

刻蚀去除所述第一氮化硅薄膜位于第一晶体管竖直上方的部分，使所述第一晶体管露出；

去除剩余在第二晶体管竖直上方的第一光阻，使所述第一氮化硅薄膜剩余在所述第二晶体管上方的部分露出；

淀积第二氮化硅薄膜覆盖所述露出的第一晶体管和所述第一氮化硅薄膜剩余的部分；

用含氧等离子体处理所述第二氮化硅薄膜使所述第二氮化硅薄膜表面游离的氮元素下降；

淀积第二光阻覆盖所述第二氮化硅薄膜，再进行曝光去除位于第二晶体管竖直上方的第二光阻部分，使所述第二氮化硅薄膜剩余在所述第二晶体管竖直上方的部分露出；

刻蚀去除所述第二氮化硅薄膜位于第二晶体管竖直上方的部分，使所述第一氮化硅薄膜剩余在所述第二晶体管上方的剩余部分露出；

去除所述第二光阻剩余在所述第一晶体管竖直上方的部分，使所述第二氮化硅薄膜剩余在所述第一晶体管竖直上方的部分露出。

上述的方法，其中，所述第一晶体管为PMOS管，所述第一氮化硅薄膜为高拉应力氮化硅薄膜。

上述的方法，其中，所述第二晶体管为NMOS管，所述第二氮化硅薄膜为高压应力氮化硅薄膜。

上述的方法，其中，用所述含氧等离子体处理时的温度的取值范围为300度至500度。

上述的方法，其中，用所述含氧等离子体处理时的压强的取值范围为2托至8托。

上述的方法，其中，用所述含氧等离子体处理时的持续时间的取值范围为2秒至20秒。

本发明通过先将作为通孔刻蚀停止层的氮化硅薄膜表面游离的氮元素降低，再在其上旋涂光阻，避免使光阻直接接触含氮元素的薄膜而导致光阻失效，从而不会导致光阻曝光效率下降。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了部分部件。