[发明专利]用于在半导体器件中形成器件单元的布局方案和方法

说明书

技术领域

本发明涉及使用单个图案光刻法的用于位于字线解码器器件或其他半导体器件中的器件单元的高度集成的布局方案。

背景技术

将各种半导体器件用于各种应用中并且发挥多种功能，该半导体器件应用配置在阵列中并且彼此连接的SRAM单元或者其他重复器件单元。作为一个实例，字线解码器器件在电子世界中发挥各种各样的功能，并且利用大量字线解码器单元和SRAM(静态随机存取存储器)单元。这些半导体器件通常包括：为了设计方便利用重复阵列的布局。一种通用布局包括字线解码器单元的重复阵列。这种重复单元的布置是有利的，这是因为这种布置表示提供高集成度的已确定的和通用的设计并且该布置包括在最小区域中的多种功能晶体管。一种通用布置包括：设置在重复阵列中的字线解码器单元，其中，该重复阵列包括：沿着位线端到端设置的纵向字线解码器单元。

字线解码器单元可以包括：多层金属互连层，具有上金属层，通常用作字线连接器；和邻近金属层、中部金属层之一用于电源信号、接地信号、或者其他信号和/或其他互连功能。因为总是通过制造更小部件提高集成度是一种挑战，所以用于形成这种字线解码器单元的一种方法和技术包括：使用DPL(双图案光刻法)，从而在金属互联层中形成图案。DPL包括使用两种光掩模、两套光刻操作和两次蚀刻操作，从而在图案化的层中形成一种图案。DPL技术的优点是可以制作具有更小间距的图案。当以非常小的部件尺寸形成金属互连层时，可以实施各种互连功能。根据已知技术，可以将上金属层用于全局信号布线和较大尺寸器件并且对于多晶硅栅极缝合(接合，stitch)布线也利用该上金属层。

形成在字线解码器单元中的晶体管具有多晶硅栅极和可以将缝合用于连接相隔很大距离的晶体管。优选地，将这种缝合应用于纵向间隔的晶体管。通常在重复阵列中形成字线解码器单元，该重复阵列：包括沿着位线端到端设置在纵向字线解码器单元。通常通过在单元间纵向延伸的多晶硅引线将形成在一字线解码器单元中的多晶硅选通晶体管连接至位于其他单元中的晶体管。由于多晶硅为半导体材料而不是诸如金属的引线材料，所以多晶硅栅极包括某种级别的电阻，并且当在单元间连接晶体管的多晶硅引线越过很大距离延伸时，聚集电阻很大并且可能导致信号延迟，尤其是信号RC延迟。因此，为引线材料的上金属层可以用于将来自一字线解码器单元的多晶硅晶体管的栅极连接至位于其他字线解码器单元中的另外的晶体管的多晶硅栅极。

虽然DPL的使用能够使在下层金属图案中要制作的间距更紧凑，其中，该下层金属图案使上金属层图案通过位于用于多晶硅栅极缝合布线的下层金属图案中的空隙区域延伸，但是双图案光刻操作带有其固有的缺点。因为必须制造和使用两个光掩模，所以一个与使用双图案光刻相关的缺点是成本高。此外，通过掩模分解方法制作结合两个光掩模形成一图案，其中，该掩模分解方法可能不可靠并且耗时。除了与两次实施涂覆、曝光、以及显影的光刻操作中的每个，以及两次蚀刻和去除操作相关的成本以外，与不得不两次实施这些操作中的每个相关的时间带来成本和周期时间的延迟。最后，使用又一光掩模带来未对准和/或返工的额外的固有风险。

因此，用于通过使用DPL方法重复字线解码器单元、SRAM单元、或者其他单元形成器件的传统操作包括多种缺点。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种用于形成半导体器件的方法，包括：形成下层结构，所述下层结构包括：器件单元和一对晶体管，所述一对晶体管彼此间隔开并且具有相应的栅极，所述器件单元包括：至少三个金属-金属互连层，所述金属-金属互连层包括：下部金属-金属互连层、中部金属-金属互连层、以及上部金属-金属互连层；仅使用一个光掩模和一次蚀刻操作在所述中部金属-金属互连层中形成图案；以及在所述下部金属-金属互连层中形成第一金属图案，所述第一金属图案包括第一金属引线，所述第一金属引线连接所述一对晶体管的所述栅极。

在该方法中，所述器件单元为字线解码器单元，通过多晶硅引线连接所述各个栅极，并且所述形成图案的步骤进一步包括：仅使用一次光刻曝光操作。

在该方法中，将所述一对晶体管设置在所述字线解码器单元中的相邻字线解码器单元的相应的纵向端部处，所述多晶硅引线和所述第一金属-金属引线纵向延伸穿过所述字线解码器单元中的至少所述第一字线解码器单元，并且所述器件单元包括：不多于所述三个金属互连层。在该方法中，所述第一金属引线为Z字型，并且纵向延伸穿过所述第一字线解码器单元。