[发明专利]应用于nMOS的硅基砷化镓材料结构的制备方法

说明书

技术领域

本发明涉及一种将MOCVD和高深宽比沟槽限制技术(Aspect Ratio Trapping，ART)结合起来生长应用于nMOS的硅基砷化镓材料结构的制备方法。

背景技术

集成电路(IC)技术作为信息产业的核心和基础，不仅是国民经济增长和产业结构升级的驱动力，而且在现代国防和未来战争中具有不可替代的战略地位。在过去的四十多年中，以硅CMOS技术为基础的集成电路技术遵循摩尔定律通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度以及降低成本，集成电路的特征尺寸由微米尺度进化到纳米尺度，取得了巨大的经济效益与科学技术的重大进步。

根据国际半导体产业技术发展蓝图(ITRS2009)的预测，2012年MPU的物理栅长将缩小到22纳米。然而，随着集成电路技术发展到22纳米技术节点及以下时，硅集成电路技术在速度、功耗、集成度、可靠性等方面将受到一系列基本物理问题和工艺技术问题的限制，并且昂贵的生产线建设和制造成本使集成电路产业面临巨大的投资风险，传统的硅CMOS技术采用“缩小尺寸”来实现更小、更快、更廉价的逻辑与存储器件的发展模式已经难以持续。因此，ITRS清楚地指出，“后22纳米”CMOS技术将采用全新的材料、器件结构和集成技术，集成电路技术将在“后22纳米”时代面临重大技术跨越及转型。

Ⅲ-V族半导体的电子迁移率远大于硅(GaAs、InAs的电子迁移率分别可达到9000cm²/(V·s)、40000cm²/(V·s)，而硅的只有1300cm²/(V·s))，它们在低场和高场下都具有优异的电子输运性能，是超高速、低功耗nMOS的理想沟道材料。为了应对集成电路技术所面临的严峻挑战，采用与硅工艺兼容的高迁移率Ⅲ-V族半导体材料代替硅沟道，以大幅提高逻辑电路的开关速度并实现低功耗工作研究已成为近期全球微电子领域的前言和热点。

在Si衬底上外延高质量的Ⅲ-V族半导体材料是制备Si基高迁移率nMOS的前提。GaAs是研究较为成熟的Ⅲ-V族材料，本方法采用GaAs作为Ⅲ-V的代表来研究外延问题。Si和GaAs的晶格适配较大(4.1％)，热适配较大(Si和GaAs的热膨胀系数分别为2.59×10^-6K^-1，5.75×10^-6K^-1)，因此在异质外延时会产生大量的位错。同时，由于极性材料在非极性衬底上外延以及衬底台阶的存在，外延层中会产生大量的反相畴(Anti-phase domain，APD)，反相畴边界(Anti-phase boundary，APB)是载流子的散射和复合中心，同时在禁带引入缺陷能级。这些位错和反相畴边界会一直延伸到外延层的表面，严重影响了外延层的质量。Si基Ⅲ-V族材料的生长必须解决这两个问题。

本方法中采用叔丁基二氢砷和三乙基镓代替通常采用的砷烷和三甲基镓，降低生长温度，降低生长速率，促进APB的自消除效应的产生；同时，采用高深宽比限制技术，利用AR＞1的SiO₂沟槽来限制住适配位错和APB。基二氢砷和三乙基镓的分解温度远低于砷烷和三甲基镓，因此可以在较低的温度下进行材料的外延生长，并且，较低的温度可以限制Si和GaAs界面的互扩散问题。采用MOCVD方法，在SiO₂沟槽中，外延GaAs是沿着{311}和{111}晶族组成的晶面(平行于沟槽的方向)进行生长的，Si/GaAs界面处的失陪位错，APD一般是顺沿着外延层的生长方向延伸的。这样，当这些失配位错和APD遇到SiO₂壁时就受到阻挡，不能延伸到顶层的GaAs。

发明内容

本发明的目的在于，提供一种应用于nMOS的硅基砷化镓材料结构的制备方法，该方法可制备高质量Si基GaAs材料，为Si基高迁移率nMOS提供材料基础，该类型nMOS可以与传统硅工艺兼容，极大提高器件，降低功耗。该方法通过改变原料并结合高深宽比沟槽限制技术，抑制了GaAs/Si界面适配位错和APD向外延层的延伸。

本发明一种应用于nMOS的硅基砷化镓材料结构的制备方法，包括以下步骤：

步骤1：在硅衬底1上生长二氧化硅层；

步骤2：采用传统光刻和RIE方法在二氧化硅层上沿着硅衬底的<110>方向刻蚀出多个沟槽；

步骤3：分别用piranha、SC₂、HF和去离子水清洗，除去沟槽底部剩余的二氧化硅层，露出硅衬底；