[发明专利]一种基于SRAM的FPGA的LUT测试结构及方法

说明书

技术领域

本发明涉及一种基于SRAM(静态随机存储)的FPGA(Field Programmable Gate Array，现场可编程门阵列)的LUT(Look Up Table，查找表)测试结构及方法，属于LUT测试技术领域。

背景技术

FPGA器件的可编程能力主要由其内部的CLB(Configurable Logic Block，可配置逻辑块)实现，而可配置逻辑块内用于实现逻辑功能的核心部件是基于RAM的函数发生器，也就是通常所说的查找表(Look-up Table，LUT)。由于LUT是FPGA中最基本的逻辑部件，故对它的测试显得尤为重要。

FPGA器件的可编程特性使在对其内部逻辑资源进行测试时，可以在其内部针对不同被测逻辑构建内建自测试结构(Built-in Self Test，BIST)。利用BIST对FPGA器件进行测试的另一个好处在于，内建自测试的测试资源与FPGA内部被测资源建立在相同的结构基础上，从而可以保证测试源与被测逻辑速度同步，从而实现高精度性能测试。另外，利用内建自测试技术对芯片进行测试有助于保护内核的知识产权，因此该方法已得到广泛应用。BIST测试系统一般包括有测试图形生成器(Test Pattern Generation，TPG)和被测电路(Circuit Under Test，CUT)，有时还包括输出响应分析仪(Output Response Analysis，ORA)。

一种基于与或门阵列结构的FPGA测试技术如图1所示，它采用了CLB混合故障的故障模型及MAJ树(Tree of Majority Gates)测试编程结构。每个MAJ单元3由CUT 1、与或控制器2及上一级MAJ单元3的输出作为输入，并输出到下一级MAJ单元3，最终由IOB 4(输入输出模块)输出。与或控制器2用来选择其他两个输入之间的关系是“或”还是“与”。正常工作时该输入直接扇出到下一个单元的或/与控制端。CUT 1由一行LUT构成，一般都被构建为具有相同逻辑功能的电路，因此，在没有故障的情况下，输出端的输出值始终一致；MAJ单元3由另一行LUT构成，用于实现故障的传递，即用“或”(“与”)逻辑来传递可能存在的故障，从而实现多故障的传递。

假设FPGA芯片为n×n的LUT二维逻辑阵列，则详细的MAJ树结构如图2所示，图中MAJ单元3的CUT 1输入端从左到右依次用A₁，A₂，…，A_n表示，上一级MAJ单元3输出端(即故障传递端)从左到右依次用B₁，B₂，…，B_n表示，或/与控制2输入端从左到右依次用S₁，S₂，…，S_n表示，该级MAJ单元3输出端从左到右依次用Y₁，Y₂，…，Y_n表示。不存在故障时，所有CUT 1逻辑功能相同，故其输出也应完全一致，则A₁＝A₂＝A₃…＝A_n＝A；在故障传递过程中，所有MAJ单元3的与或控制器2输入端应取相同的逻辑值，即S₁＝S₂＝S₃…＝S_n＝S；为实现故障传递，则对任意第k个MAJ单元，其输入输出有如下关系：其中1≤k≤n。

该技术是把一行LUT作为整体并行测试并通过另外一行LUT来实现故障传递。但由于采用的是CUT混合故障模型，因此在A₂和S₂处可能同时存在固定0或1故障，即A₂＝S₂＝0或A₂＝S₂＝1，此时Y₂＝B₂＝Y₁。这就使得Y₂实际输出和所期望的结果始终一致，导致A₂和S₂端的故障不能够被检测。这种一个故障的存在使得另一个故障被屏蔽的现象被称之为故障屏蔽现象。当存在故障屏蔽现象时，一些故障将不能被检测，从而导致测试覆盖率降低。此外，用于实现故障传递的LUT需要另外进行测试，使得测试的配置次数增加。由于FPGA的测试时间几乎完全取决于配置次数，因此，该技术的测试时间过长，不利于实际应用。

发明内容