[发明专利]一种基于SRAM的FPGA的LUT测试结构及方法

权利要求书

1.一种基于SRAM的FPGA的LUT测试结构，其特征在于：该测试结构由复数条并行的测试链构成，测试链由一级一级串联在一起的局部链构成，每一级局部链又由一个测试图形生成器TPG和一个被测电路CUT组成；其间关系是：每条测试链中，第一级局部链的时钟信号由外部时钟提供，下一级局部链的时钟由上一级局部链输出提供，由此将各级局部链串联在一起直至最后一级输出至输入输出端口IOB输出；局部链内部，测试图形生成器TPG产生地址信号，并传输给被测电路CUT，被测电路CUT读取数据输出至下一级局部链时钟，测试链数不大于可用的输入输出端口IOB数；

设查找表LUT输入数目为n，

所述测试图形生成器TPG是：由n个查找表LUT和n个触发器连接而成；其间关系是：每个查找表LUT与一个触发器串联连接在一起，n个触发器的输出一方面反馈回每个查找表LUT作为地址输入，另一方面也同时传输给被测电路CUT；测试图形生成器TPG能产生0至2ⁿ-1的地址信号，并通过对自身的查找表LUT配置数据的读取进行自检测；测试图形生成器TPG的时钟信号为同步时钟信号，该查找表LUT和触发器都是FPGA内部资源；

所述被测电路CUT是：由几个具有相同配置的逻辑单元LE构成，每个逻辑单元LE包括一个被测查找表LUT和一个用于锁存数据的D触发器；其间关系是：测试图形生成器TPG的输出直接与第一个逻辑单元LE相连，并作为逻辑单元LE内部查找表LUT的地址；其余的逻辑单元LE由上一个逻辑单元LE的输出作为其内部查找表LUT输入的最低有效位与测试图形生成器TPG输出的高n-1位共同构成其内部查找表LUT的地址；各逻辑单元LE的时钟信号为同步时钟信号；该被测查找表LUT和D触发器都是FPGA内部资源。

2.一种基于SRAM的FPGA的LUT测试方法，其特征在于：该方法具体步骤如下：

步骤一：生成测试图形生成器TPG中查找表LUT的配置图形；令测试图形生成器TPG内部n位查找表LUT的配置数据为TO，即测试图形生成器TPG输出，各查找表LUT的输入为TI，则测试图形生成器TPG内部查找表LUT的配置图形满足TO＝TI+1；

步骤二：生成被测电路CUT中查找表LUT的测试图形；首先，将所有2ⁿ个存储单元视为一个单一组，即组的数目n_g为1；其次，将每个组按组内单元数均分为两部分，第一部分所有单元置为0，第二部分所有单元置为1；再次，对步骤二的配置结构取反，生成相应的互补配置结构；最后，使组数n_g＝2n_g，然后重复步骤二和步骤三，直至n_g＝2ⁿ；这样，测试一个n输入查找表LUT所需的测试图形数为2×n，分别定义为C₁至C_2n；

步骤三：按照前述内建自测试BIST结构、测试图形生成器TPG内部查找表LUT的配置图形及被测电路CUT中查找表LUT的测试图形C₁来配置FPGA；

步骤四：上电运行FPGA，并从每条测试链终端的输入输出端口IOB处读取该测试链的输出波形；如果所有的查找表LUT都没有故障，则正常输出应为外部时钟输入的整数倍；如果一个局部链中存在故障，其故障反映在输出波形损失一个上升或下降沿，并最终传递至测试链终端的输入输出端口IOB处输出，使得输出波形异常，通过读取异常波形检测并定位故障；

步骤五：将步骤三中的被测电路CUT中查找表LUT的测试图形C₁分别改为C₂至C_2n，然后重复步骤三和步骤四；将被测电路CUT中查找表LUT的测试图形C₁至C_2n都配置并测试完以后，本测试方法结束。