[发明专利]半导体器件的制造方法

说明书

技术领域

本公开涉及制造半导体器件的方法，尤其是涉及制造包括具有嵌入式SiGe(eSiGe)的PMOS器件的半导体器件的方法。

背景技术

为了满足终端用户对小尺寸电子器件的需求，在改进的超大规模集成电路(VLSI)工艺中，采用应力技术来提高器件的性能。其中一种有效的方法是采用嵌入式SiGe(eSiGe)结构来提高PMOS器件沟道区的空穴迁移率。

在∑形状的eSiGe结构中，由于SiGe的晶格常数大于Si的晶格常数，而且∑形状的SiGe减小了源区和漏区之间的间距，所以有效地增大了沟道区中的应力。

图1A至1D示出了现有技术的在PMOS器件中形成∑形SiGe的方法。在Si衬底之上形成栅极以及位于栅极两侧侧壁上的侧壁间隔件(参见图1A)之后，通过干法刻蚀，在相邻栅极之间的Si衬底中形成凹槽，如图1B所示。图1B中所示的凹槽基本上是截面由A、B、C和D四个顶点限定的平底矩形形状。

接着，如图1C所示，对形成的矩形凹槽进行晶向选择性的湿法刻蚀，从而将该矩形凹槽扩展为∑形状。通常，晶向选择性的湿法刻蚀沿(100)晶面刻蚀得比沿(111)晶面快。实际上，这里晶向选择性的湿法刻蚀沿(111)晶面基本上刻蚀不动。结果是，如图1C所示，在图1B中的干法刻蚀之后形成的凹槽的C和D两个顶点作为(111)晶向的刻蚀停止点而保留。最后，如图1D所示，在所形成的∑形凹槽中外延生长SiGe，从而形成SiGe的源区和漏区。

本发明的发明人在对形成∑形SiGe的方法进行深入研究后发现上述现有技术的方法存在难以外延生长SiGe的问题。

具体而言，在图1B所示的对衬底进行干法刻蚀的工艺中，由于等离子体的连续轰击使得所形成的矩形凹槽边缘处，尤其是图1B中示出的C和D顶点处，出现Si晶格失配等缺陷。如前所述，作为晶向选择性的湿法刻蚀的结果，C和D两点成为(111)晶向的刻蚀停止点而保留不会被刻蚀掉。后续的SiGe外延生长工艺中，籽层对于Si的表面状况(例如，清洁度、Si晶格情况)非常敏感。诸如Si晶格适配等缺陷会导致籽层难以生长。因此，如图1E所示，C和D处出现的Si晶格缺陷会使得在后续工艺中难以外延生长SiGe籽层。

发明内容

为了消除或者至少部分地减轻现有技术中的上述问题，提出了本发明。

本公开的实施例通过在干法刻蚀之后进行氧化处理以针对被干法刻蚀损伤的衬底部分形成氧化物层、然后去除该氧化物层，使得在进行SiGe外延生长之前已经去除了有晶格缺陷的衬底部分。

本公开的实施例提供了一种制造半导体器件的方法，包括以下步骤：一种制造半导体器件的方法，包括以下步骤：在衬底上形成栅极，栅极上形成有顶部掩模层；形成位于所述栅极两侧侧壁上的侧壁间隔件；以所述顶部掩模层为掩模，对所述衬底进行干法刻蚀，以在相邻的侧壁间隔件之间的衬底中形成凹槽；对所述凹槽进行氧化，以围绕所述凹槽的内壁形成衬里氧化物层；通过各向同性湿法刻蚀，去除所述衬里氧化物层；对所述凹槽进行晶向选择性的湿法刻蚀，以将所述凹槽的内壁形成为具有∑形状。

在一个实施例中，所述衬里氧化物层被形成为使得其厚度足以包括在对所述衬底进行干法刻蚀时受损伤的衬底部分。

在一个实施例中，对所述凹槽的氧化包括热氧化或者等离子体氧化工艺。

在一个实施例中，所述热氧化工艺包括在700℃至1200℃的温度下对所述衬底进行氧化。

在一个实施例中，所述热氧化工艺包括在700℃至1200℃的温度下对所述衬底进行干法氧化。

在一个实施例中，所述等离子体氧化工艺包括在射频等离子体环境中对所述衬底进行氧化。

在一个实施例中，所述衬里氧化物层的厚度约为50埃至150埃。

在一个实施例中，所述湿法去除所述衬里氧化物层的步骤包括：采用HF酸溶液来去除所述衬里氧化物层。

在一个实施例中，所述对所述凹槽进行晶向选择性的湿法刻蚀的步骤包括：采用四甲基氢氧化铵(TMAH)对所述凹槽进行湿法刻蚀。

在一个实施例中，所述晶向选择性的湿法刻蚀沿(100)晶面比沿(111)晶面的刻蚀速率快。

在一个实施例中，所述晶向选择性的湿法刻蚀沿(111)晶面基本上刻蚀不动。

在一个实施例中，在所述衬底上形成的栅极为多晶硅栅。

在一个实施例中，所述方法还包括在对衬底进行干法刻蚀之前在所述衬底中进行离子注入以形成源区和漏区。