[发明专利]形成在块体衬底上的自对准多栅极晶体管

说明书

技术领域

本揭示内容大体有关于包含有双栅极(FinFET)或三栅极架构的晶体管元件的高度精密集成电路。

背景技术

先进集成电路(例如，CPU、存储器件、ASIC(特殊应用集成电路)及其类似者)的制造要求根据指定的电路布局在给定的芯片区上形成大量的电路元件，其中，场效应晶体管为一种重要的电路元件，其实质决定集成电路的性能。一般而言，目前实施的工艺技术有多种，其中，对于含有场效应晶体管的多种复杂电路，MOS技术是目前最有前途的方法之一，因为由操作速度及/或耗电量及/或成本效率看来，它具有优越的特性。在使用CMOS技术制造复杂的集成电路期间，会在包含结晶半导体层的衬底上形成数百万个晶体管，例如，n型通道晶体管与/或p型通道晶体管。不论是否考虑n型通道晶体管，场效应晶体管都包含所谓的pn结(pn-junction)，其由被称作漏极及源极区的重度掺杂区与轻度掺杂或无掺杂区(例如，经配置成与重度掺杂区相邻的通道区)的接口形成。在场效应晶体管中，形成在该通道区附近以及通过细薄绝缘层而与该通道区隔开的栅极可用来控制通道区的导电率，亦即，传导通道的驱动电流能力。在因施加适当的控制电压至栅极而形成传导通道后，该通道区的导电率会取决于掺杂物浓度、电荷载子的迁移率(mobility)、以及对平面型晶体管架构而言，取决于漏极区与源极区的距离，此距离也被称作通道长度。

由于有实质无限的可用性、已熟悉硅及相关材料和工艺的特性、以及过去50年来累积的经验，目前极大多数的集成电路皆以硅为基础。因此，对于设计成可量产的未来电路世代，硅可能仍为可供选择用来设计成可量产未来电路世代的材料。硅在制造半导体元件有主导重要性的理由之一是硅/二氧化硅接口的优越特性，它使得不同的区域彼此在可靠的电气绝缘。硅/二氧化硅接口在高温很稳定，从而允许后续高温工艺的性能，例如像退火循环(anneal cycle)所要求的，可激活掺杂物及纠正晶体损伤而不牺牲接口的电气特性。

基于以上所提出的理由，二氧化硅在场效应晶体管中最好用来作为隔开栅极(常由多晶硅或其它含金属材料构成)与硅通道区的栅极绝缘层。在场效应晶体管的器件性能稳定地改善下，已持续减少通道区的长度以改善切换速度及驱动电流能力。由于晶体管性能受控于施加至栅极的电压，该电压使通道区的表面反转成有够高的电荷密度用以对于给定的供给电压可提供想要的驱动电流，必须维持有一定程度的电容耦合(capacitive coupling)，其由栅极、通道区及配置在其间的二氧化硅所形成的电容器提供。结果，减少用在平面型晶体管配置的通道长度要求增加电容耦合以避免在晶体管操作期间有所谓的短通道行为。该短通道行为可能导致泄露电流增加以及导致依赖通道长度的阈值电压。有相对低供给电压从而减少阈值电压的积极缩小晶体管器件可能受苦于泄露电流的指数增加同时也需要增强栅极与通道区的电容耦合。因此，必须相应地减少二氧化硅层的厚度以在栅极与通道区之间提供必要的电容。由电荷载子直接穿隧通过超薄二氧化硅栅极绝缘层造成的相对高泄露电流可能达相当氧化物厚度在1至2纳米之间的数值，这与性能驱动电路(performance driyen circuit)的要求不一致。

有鉴于进一步的器件缩放会基于公认有效的材料，已有人提出可提供“三维”架构的新晶体管配置，企图得到想要的通道宽度同时保持电流流经通道区的有效可控性。为此目的，已有人提出所谓的FinFET，其中，在SOI(绝缘层上覆硅)衬底的薄主动层中可形成薄银或硅制鳍片(fin)，其中，在两个侧壁上，可提供栅极介电材料与栅极材料，藉此实现双栅极晶体管，它的通道区可全耗尽(fully depleted)。通常，在精密应用中，硅鳍片的宽度约有10纳米及其高度约有30纳米。在基本双栅极晶体管架构的修改版本中，也可在鳍片的顶面上形成栅极介电材料与栅极，藉此实现三栅极晶体管架构。