[发明专利]信号控制设备和信号控制方法

说明书

技术领域

本发明涉及适合于同时访问例如双端口RAM的信号控制设备和信号控制方法。

背景技术

过去，使用两个CPU通过其获得对数据的访问的双端口RAM。但是，当两个不同的CPU同时试图读/写访问双端口RAM时，有时不保证数据被读取。例如，当在向双端口RAM写数据和从双端口RAM读数据之间发生访问冲突时，存在由于各个端口的访问时刻之间的差而在数据的重写期间数据被读取的危险。在此情况下，存在读取不明确值的可能性。由于此原因，即使当两个CPU同时获得对双端口RAM的访问时，已经采用以下各种对策以便正确地读数据。

(1)通过确定定时使得各个CPU的读和写彼此不重叠来避免冲突。

(2)一个CPU等候读操作而另一CPU在向双端口RAM写数据期间输出忙碌信号等。

(3)通过准备两对双端口RAM以分配(distribute)各个访问来避免冲突，并且当没有总线访问时合并RAM的细节(日本未审查实用新型登记申请公开No.5-23263)。

(4)所写的数据被锁存(日本未审查专利申请公开No.6-19832、日本未审查专利申请公开No.4-313132以及日本未审查专利申请公开No.3-292695)。

发明内容

但是，当使用以上所述的技术(1)和(2)确定了访问时刻或者CPU等待时，可能发生对CPU的限制或者时间的浪费，或者对CPU的访问时刻可能受限制。此外，当使用技术(3)时，需要用于合并的大量资源，由此增加制造成本。

当使用技术(4)时，需要锁存所写的数据并对双端口RAM进行后写入(post-writing)。因此，必须嵌入后写入电路。由于此原因，控制双端口RAM的电路的尺寸增加，并且对双端口RAM的控制变得复杂。此外，即使在“写使能(Write Enable)”状态结束后，也必须保持地址和所写的数据。因此，该技术不适合于以非常短的周期的连续写入。

考虑到以上，期望提供能够在两个CPU同时进行从双端口RAM读数据和向该双端口RAM写数据时正确地读取数据信号的信号控制设备和信号控制方法。

根据本发明的一个实施例，使用由分别连接到两个端口的第一和第二CPU以预定操作时刻从其读数据信号和向其写数据信号的双端口RAM。

检测第一CPU从该双端口RAM读数据信号的地址与第二CPU向该双端口RAM写数据信号的地址之间的冲突。

第一存储单元存储第一CPU从该双端口RAM读取的数据信号。当检测到各地址之间的冲突并且第一CPU不处于可读状态时，第二存储单元存储从第二CPU向该双端口RAM写数据信号的地址所读取的数据信号，而不管第二CPU是否处于可写状态。

当未检测到各地址之间的冲突并且第一CPU处于可读状态时，从第一存储单元读取数据信号。当检测到各地址之间的冲突并且第一CPU不处于可读状态时，无论第二CPU是否处于可写状态，从第一存储单元读取数据信号。另一方面，当检测到各地址之间的冲突、第一CPU不处于可读状态并且第二CPU处于可写状态时，从第二存储器单元读取数据信号。因此，通过将输出数据信号的读取源切换到第一CPU连接到的端口，读取的数据信号被输出到进入可读状态的第一CPU。

从而，当第一和第二CPU同时分别从双端口RAM读数据和向其写数据时，不管读地址和写地址之间的冲突，都可以从双端口RAM正确地读取数据信号。

根据本发明的该实施例，当第一和第二CPU分别从双端口RAM读数据和向其写数据时，基于第一CPU的可读状态以及第二CPU的可写状态来切换数据信号的读取源。因此，可以在任意时刻获得对相同地址的数据的访问，而不依赖于每个CPU的操作速度。此时，因为进行读的CPU不需要等待直到进行写的CPU完成处理，因此可以获得以高速读取数据信号的优点。

附图说明

图1是图示根据本发明的一个实施例的视频处理系统的示例内部配置的框图。

图2是图示根据本发明的实施例的信号控制设备的示例内部配置的框图。

图3A到3C是图示根据本发明的实施例的其中第一CPU的读和第二CPU的写同时发生的例子的时序图。

图4A到4C是图示根据本发明的实施例的其中第二CPU的写在第一CPU的读期间冲突的例子的时序图。

图5A到5C是图示根据本发明的实施例的其中第一CPU的读在第二CPU的写期间冲突的例子的时序图。

图6是图示根据本发明的实施例的信号控制方法的例子的流程图。

具体实施方式