[发明专利]信号控制设备和信号控制方法

权利要求书

1.一种信号控制设备，包括：

双端口RAM，由分别连接到两个端口的第一和第二CPU以预定操作时刻从其读数据信号和向其写数据信号；

地址冲突检测单元，其检测第一CPU从该双端口RAM读数据信号的地址与第二CPU向该双端口RAM写数据信号的地址之间的冲突；

第一存储单元，其存储第一CPU从该双端口RAM读取的数据信号；

第二存储单元，其在检测到各地址之间的冲突并且第一CPU不处于可读状态时，存储从第二CPU向该双端口RAM写数据信号的地址所读取的数据信号，而不管第二CPU是否处于可写状态；以及

切换单元，其通过当未检测到各地址之间的冲突并且第一CPU处于可读状态时，从第一存储单元读取数据信号，当检测到各地址之间的冲突并且第一CPU不处于可读状态时，无论第二CPU是否处于可写状态，从第一存储单元读取数据信号，以及当检测到各地址之间的冲突、第一CPU不处于可读状态并且第二CPU处于可写状态时，从第二存储器单元读取数据信号，来将输出数据信号的读取源切换到第一CPU连接到的端口，并且该切换单元将读取的数据信号输出到进入可读状态的第一CPU。

2.根据权利要求1的信号控制设备，其中当第一CPU从双端口RAM读数据信号的定时与第二CPU向双端口RAM写数据信号的定时相同并因此检测到各地址之间的冲突时，所述切换单元根据第一和第二CPU的操作速度在读取由切换单元输出的数据信号的第一和第二存储单元之间切换。

3.根据权利要求2的信号控制设备，其中当第一和第二CPU的操作时刻彼此相同时，所述切换单元输出由第一CPU写到第一或第二存储单元的数据信号，当第一CPU的操作速度快于第二CPU的操作速度时，所述切换单元输出由第一CPU写到第二存储单元的数据信号，并且当第一CPU的操作速度慢于第二CPU的操作速度时，所述切换单元输出由第二CPU写到第二存储单元的数据信号。

4.根据权利要求1的信号控制设备，其中当第二CPU在第一CPU从双端口RAM读取数据信号的时段期间向该双端口RAM写数据信号并因此检测到各地址之间的冲突时，所述切换单元根据第一和第二CPU的操作速度在读取由切换单元输出的数据信号的第一和第二存储单元之间切换。

5.根据权利要求4的信号控制设备，其中当第一和第二CPU的操作时刻彼此相同时，所述切换单元输出由第一CPU写到第一存储单元的数据信号，当第一CPU的操作速度快于第二CPU的操作速度时，所述切换单元输出由第一CPU写到第二存储单元的数据信号，当第一CPU的操作速度慢于第二CPU的操作速度并且第一CPU准备从该双端口RAM读取数据信号时，所述切换单元输出由第二CPU写到第二存储单元的数据信号，并且当第一CPU的操作速度慢于第二CPU的操作速度并且第一CPU从该双端口RAM读取数据信号时，所述切换单元输出由第一CPU写到第一存储单元的数据信号。

6.根据权利要求1的信号控制设备，其中当第一CPU在第二CPU向双端口RAM写数据信号的时段期间从该双端口RAM读取数据信号并因此检测到各地址之间的冲突时，所述切换单元根据第一和第二CPU的操作速度在读取由切换单元输出的数据信号的第一和第二存储单元之间切换。

7.根据权利要求6的信号控制设备，其中当第一和第二CPU的操作时刻彼此相同时，所述切换单元输出由第二CPU写到第二存储单元的数据信号，当第一CPU的操作速度快于第二CPU的操作速度并且在数据信号的写的准备期间进行读时，所述切换单元输出由第一CPU写到第一存储单元的数据信号，当第一CPU的操作速度快于第二CPU的操作速度并且在数据信号的写期间进行读时，所述切换单元输出由第二CPU写到第二存储单元的数据信号，并且当第一CPU的操作速度慢于第二CPU的操作速度时，所述切换单元输出由第二CPU写到第二存储单元的数据信号。

8.一种信号控制方法，包括以下步骤：

在由分别连接到两个端口的第一和第二CPU以预定操作时刻从其读数据信号和向其写数据信号的双端口RAM中检测第一CPU从该双端口RAM读数据信号的地址与第二CPU向该双端口RAM写数据信号的地址之间的冲突；

将第一CPU从该双端口RAM读取的数据信号存储在第一存储单元中，并在检测到各地址之间的冲突并且第一CPU不处于可读状态时，不管第二CPU是否处于可写状态，将从第二CPU向该双端口RAM写数据信号的地址所读取的数据信号存储在第二存储单元中；以及

通过当未检测到各地址之间的冲突并且第一CPU处于可读状态时，从第一存储单元读取数据信号，当检测到各地址之间的冲突并且第一CPU不处于可读状态时，无论第二CPU是否处于可写状态，从第一存储单元读取数据信号，以及当检测到各地址之间的冲突、第一CPU不处于可读状态并且第二CPU处于可写状态时，从第二存储器单元读取数据信号，来将输出数据信号的读取源切换到第一CPU连接到的端口，并且将读取的数据信号输出到进入可读状态的第一CPU。