[发明专利]快闪记忆体装置与其程序化方法

说明书

技术领域

本发明涉及一种快闪记忆体装置与其程序化方法，特别是涉及一种NAND式快闪记忆体装置与其程序化方法。

背景技术

图1是典型的NAND式快闪记忆体装置的方框图。请参阅图1所示，NAND式快闪记忆体装置100包括记忆胞阵列110、列解码器(row decoder)120、以及页面缓冲器(page buffer)131～133。其中，记忆胞阵列110包括多个记忆胞串列，且每一记忆胞串列包括相互串联的选择晶体管、多个记忆胞以及接地晶体管。例如，记忆胞串列140包括相互串联的选择晶体管SW11、多个记忆胞151、161～163以及接地晶体管SW12。

此外，列解码器120通过串选择线SSL1、字元线WL11～WL14、以及接地选择线GSL1电性连接至记忆胞阵列110，而页面缓冲器131～133则是通过位元线BL11～BL16电性连接至记忆胞阵列110。在程序化的操作上，列解码器120会依据位址资料选择一条字元线。此外，每一页面缓冲器电性连接两条位元线，并交替地提供接地电压Vs1与电源电压Vc1给所连接的两条位元线。再者，当字元线WL12被选取时，列解码器120将提供程序电压Vp1给所选取的字元线WL12，并提供传递电压Vt1给未选取的字元线WL11、WL13～WL14。

如此一来，如图1所示，在程序化的前半周期内，页面缓冲器131～133将提供接地电压Vs1给奇数条位元线BL11、BL13、BL15，并提供电源电压Vc1给偶数条位元线BL12、BL14、BL16。藉此，连接至字元线WL12中的奇数个记忆胞151、153、155将进行程序化。为了避免位在同一字元线WL12上的记忆胞152、154、156受到影响，可藉由提高各个记忆胞串列的通道电压来避免记忆胞152、154、156的临界电压的变动，也就是所谓的程序扰动(program disturbance)。

一般来说，现有记忆胞的操作方法都是藉由提高列解码器120所提供的传递电压Vt1，来提高各个记忆胞串列的通道电压，进而降低程序扰动。然而，倘若列解码器120所提供的传递电压Vt1过高的话，分别与记忆胞151、153、155位于同一位元线上的记忆胞161～163、171～173、181～183的临界电压将受到影响，也就是所谓的传递扰动(pass disturbance)。换言之，现有记忆胞的操作方法虽然利用传递电压的提升解决了程序扰动，但却也增加了传递扰动。因此，如何在兼顾传递扰动的情况下降低程序扰动，已是记忆胞在操作上所面临的一大课题。

由此可见，上述现有的快闪记忆体装置与其程序化方法在产品结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的快闪记忆体装置与其程序化方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的快闪记忆体装置存在的缺陷，而提供一种新的快闪记忆体装置，所要解决的技术问题是使其通过页面缓冲器将致能期间划分成3个以上的子期间，并在不同的子期间内驱动不同的位元线，藉此，在不提高传递电压的情况下，降低记忆胞的程序扰动，非常适于实用。

本发明的另一目的在于，克服现有的快闪记忆体装置的程序化方法存在的缺陷，而提供一种新的快闪记忆体装置的程序化方法，所要解决的技术问题是使其通过将致能期间划分成N个子期间，并在不同的子期间内驱动不同的位元线，藉此，藉由记忆胞的等效总电容的降低，来提高通道电压，从而更加适于实用。

本发明的再一目的在于，克服现有的快闪记忆体装置存在的缺陷，而提供一种新的快闪记忆体装置，所要解决的技术问题是使其通过将每一页面缓冲器分别电性连接3条以上的位元线，且每一页面缓冲器在致能期间逐一驱动各自所连接的位元线，藉此，在不提高传递电压的情况下，降低记忆胞的程序扰动，从而更加适于实用。

本发明的还一目的在于，克服现有的快闪记忆体装置的程序化方法存在的缺陷，而提供一种新的快闪记忆体装置的程序化方法，所要解决的技术问题是使其通过将每一页面缓冲器分别电性连接3条以上的位元线，并利用页面缓冲器逐一驱动各自所连接的位元线，藉此，藉由记忆胞的等效总电容的降低，来提高通道电压，从而更加适于实用。