[发明专利]快闪记忆体装置与其程序化方法

权利要求书

1.一种快闪记忆体装置，其特征在于其包括：

一记忆体阵列，包括多个记忆胞，并电性连接多条字元线与多条位元线；

一列解码器，在一致能期间驱动该些字元线中的一特定字元线；以及

M个页面缓冲器，其中该些页面缓冲器将该致能期间划分成N个子期间，且该些页面缓冲器在第i个子期间驱动第i、i+N、i+2N、...、i+(M-1)*N条位元线，以对电性连接该特定字元线的该些记忆胞进行程序化，M为正整数，N为大于2的整数，i为整数且1≤i≤N。

2.根据权利要求1所述的快闪记忆体装置，其特征在于其中所述的记忆体阵列更电性连接一串选择线与一接地选择线，且该列解码器在该致能期间分别提供一电源电压与一接地电压至该串选择线与该接地选择线，并提供一程序电压至该特定字元线，并提供一传递电压至其余的该些字元线。

3.根据权利要求1所述的快闪记忆体装置，其特征在于其中在第i个子期间，该些页面缓冲器分别提供一接地电压至第i、i+N、i+2N、...、i+(M-1)*N条位元线，并分别提供一电源电压至其余的该些位元线。

4.一种快闪记忆体装置的程序化方法，其特征在于其中该快闪记忆体装置包括电性连接至多条字元线与多条位元线的一记忆体阵列，且该记忆体阵列包括多个记忆胞，该快闪记忆体装置的程序化方法包括以下步骤：

在一致能期间驱动该些字元线中的一特定字元线；

通过M个页面缓冲器将该致能期间划分成N个子期间，其中M为正整数，N为大于2的整数；以及

在第i个子期间驱动第i、i+N、i+2N、...、i+(M-1)*N条位元线，以对连接该特定字元线的该些记忆胞进行程序化，其中i为整数且1≤i≤N。

5.根据权利要求4所述的快闪记忆体装置的程序化方法，其特征在于其中所述的记忆体阵列更电性连接一串选择线与一接地选择线，且在该致能期间驱动该些字元线中的该特定字元线的步骤包括：

提供一电源电压至该串选择线；

提供一接地电压至该接地选择线；

提供一程序电压至该特定字元线；以及

提供一传递电压至其余的该些字元线。

6.根据权利要求4所述的快闪记忆体装置的程序化方法，其特征在于其中在第i个子期间驱动第i、i+N、i+2N、...、i+(M-1)*N条位元线的步骤包括：

在第i个子期间，分别提供一接地电压至第i、i+N、i+2N、...、i+(M-1)*N条位元线；以及

在第i个子期间，分别提供一电源电压至其余的该些位元线。

7.一种快闪记忆体装置，其特征在于其包括：

一记忆体阵列，包括多个记忆胞，并电性连接多条字元线与多条位元线；

一列解码器，在一致能期间驱动该些字元线中的一特定字元线；以及

M个页面缓冲器，每一该些页面缓冲器分别电性连接该些位元线中的N条位元线，其中，第j个页面缓冲器在该致能期间驱动第N*(j-1)+1条位元线至第N*j条位元线，以逐一程序化电性连接该特定字元线的该些记忆胞，M为正整数，N为大于2的整数，j为整数且1≤j≤M。

8.根据权利要求7所述的快闪记忆体装置，其特征在于其中所述的记忆体阵列更电性连接一串选择线与一接地选择线，且该列解码器在该致能期间分别提供一电源电压与一接地电压至该串选择线与该接地选择线，并提供一程序电压至该特定字元线，以及提供一传递电压至其余的该些字元线。

9.根据权利要求7所述的快闪记忆体装置，其特征在于其中所述的第j个页面缓冲器在该致能期间依序提供一接地电压给第N*(j-1)+1条位元线至第N*j条位元线，且第N*(j-1)+1条位元线至第N*j条位元线中未接收到该接地电压的位元线偏压在一电源电压下。