[发明专利]一种闪存电路

说明书

技术领域

本发明涉及闪存设计电路领域，特别涉及一种闪存电路。

背景技术

如图1所示，在现有的闪存1中主要包括外围电路11、行译码电路12、列译码电路13以及存储阵列14。其中，所述外围电路11分别与所述行译码电路12和所述列译码电路13相连接，所述行译码电路12和所述列译码电路13与存储阵列14相连接。进一步地，所述行译码电路12中还包括电平移位电路121，字线选择电路122以及驱动锁存电路123，其中所述电平移位电路121与后一级的字线选择电路122相连接，所述字线选择电路122与所述驱动锁存电路123相连接。具体地，所述电平移位电路类似于一个电压开关，输出互补的高电平信号和低电平信号，然后字线选择电路根据接收到的高电平信号或者低电平信号来选择相应的字线，并通过驱动锁存电路123驱动所述存储阵列14中相应的字线。具体地，可以参考中国专利申请号为201010161459.1公开了一种电压电平移位器的结构以及电压电平移位的方法。

参考图2示出了现有技术中电平移位电路的示意图。具体地，所述电平移位电路的接收端IN1接收包括高电平信号和低电平信号的输入信号，并在输出端A和输出端B输出具有电压电平互补的输出信号。

如图2所示，所述电平移位电路包括上拉MOS管101和102，下拉MOS管103和104以及第一反相器105，其中所述上拉MOS管101和102是P沟道型MOS管、所述下拉MOS管103和104是N沟道型MOS管。进一步地，所述上拉MOS管101和102的源极连接到电压ZVDD2上，所述上拉MOS管101和102的漏极与所述下拉MOS管103和104的漏极相连构成输出端A和输出端B，所述下拉MOS管103和104的源极接地。所述输入端IN1与所述下拉MOS管103的栅极相连，经过第一反相器105后与所述下拉MOS管104的栅极相连。

所述电平移位电路的工作原理如下：当所述输入端IN1的输入信号为高电平信号时，所述下拉MOS管103导通，将输出端B的输出信号下拉至0V(即接地)；接着使上拉MOS管102导通，将输出端A的输出信号上拉至ZVDD2；接着使上拉MOS管101截止，从而确保输出端B的输出信号为0V。

相反，当所述输入端IN1的输入信号为低电平信号时，所述下拉MOS管103截止，所述下拉MOS管104导通，将输出端A的输出信号下拉至0V(即接地)；接着使所述上拉MOS管101导通，将输出端B的输出信号上拉至ZVDD2；接着使所述上拉MOS管102截止，确保输出端A的输出信号为0V。

但是，在上述电平移位电路中，当各个MOS管在截止状态时，常常会发生较严重的漏电现象，从而对MOS管产生损害。目前，现有的技术中针对这一问题还没有较好的解决方案。

发明内容

本发明解决的问题是提供一种闪存电路，减小流过所述闪存电路中的电平移位电路的各个MOS管的漏电电流。

为解决上述问题，本发明提供一种闪存电路，至少包括外围电路和行译码电路，其中所述行译码电路包括电平移位电路、字线选择电路以及驱动锁存电路，其中所述电平移位电路包括：第一上拉MOS管和第二上拉MOS管，第一下拉MOS管和第二下拉MOS管以及第一反相器，所述第一下拉MOS管的源极和所述第二下拉MOS管的源极分别连接于第一电压端和第二电压端，其中所述第一电压端的电压大于第一下拉MOS管的栅极电压，所述第二电压端的电压大于第二下拉MOS管的栅极电压；所述第一上拉MOS管的衬底和所述第二上拉MOS管的衬底分别连接于第三电压端和第四电压端，其中所述第三电压端的电压大于所述第一上拉MOS管的源极电压，所述第四电压端的电压大于所述第二上拉MOS管的源极电压。

可选地，所述电平移位电路中所述第一上拉MOS管和第二上拉MOS管的源极连接到第一工作电压端上，所述第一上拉MOS管的栅极连接到第二上拉MOS管的漏极，所述第二上拉MOS管的栅极连接到第一上拉MOS管的漏极；所述第一下拉MOS管的栅极连接到所述电平移位电路的输入端，所述第一上拉MOS管和第二上拉MOS管的漏极分别与所述第一下拉MOS管和第二下拉MOS管的漏极相连接构成两个输出端，所述第一反相器的输入端连接于所述第一下拉MOS管的栅极，输出端连接于所述第二下拉MOS管的栅极。

可选地，所述电平移位电路中所述第一电压端是所述第一反相器的输出端。

可选地，所述电平移位电路中所述第二电压端是所述第一反相器的输入端。